JPH0447986B2 - - Google Patents
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- JPH0447986B2 JPH0447986B2 JP20479382A JP20479382A JPH0447986B2 JP H0447986 B2 JPH0447986 B2 JP H0447986B2 JP 20479382 A JP20479382 A JP 20479382A JP 20479382 A JP20479382 A JP 20479382A JP H0447986 B2 JPH0447986 B2 JP H0447986B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Description
【発明の詳細な説明】
この発明は、サージに対する耐性を向上させる
ための改良を施したMOSトランジスタに関する。
ための改良を施したMOSトランジスタに関する。
近年、電力用MOSトランジスタの出現によつ
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
従来のMOSトランジスタには、例えば第２図
に示すような構造のものがある。同図に示す
MOSトランジスタは、所謂横型のMOSトランジ
スタであり、Ｐ型半導体基板４の一主面側に形成
されたn+型のソース拡散領域５およびn+型のド
レイン拡散領域６と、アルミニウムによつて形成
されたソース電極７とドレイン電極８と、これら
ソース電極７とドレイン電極８の間に設けられた
ゲート電極９を具備してなるものである。
に示すような構造のものがある。同図に示す
MOSトランジスタは、所謂横型のMOSトランジ
スタであり、Ｐ型半導体基板４の一主面側に形成
されたn+型のソース拡散領域５およびn+型のド
レイン拡散領域６と、アルミニウムによつて形成
されたソース電極７とドレイン電極８と、これら
ソース電極７とドレイン電極８の間に設けられた
ゲート電極９を具備してなるものである。
また、上記MOSトランジスタにおいては、ソ
ース電極７の下にP+型の基板コンタクト領域１
１が形成されており、ソース電極７はソースＳと
基板４との共通電極となつている。
ース電極７の下にP+型の基板コンタクト領域１
１が形成されており、ソース電極７はソースＳと
基板４との共通電極となつている。
ところで、上記のような電力用MOSトランジ
スタにおいては、比較的高圧・大電流のスイツチ
ングを行なう必要性から、耐圧向上の工夫が種々
なされている。
スタにおいては、比較的高圧・大電流のスイツチ
ングを行なう必要性から、耐圧向上の工夫が種々
なされている。
ところが、例えば上記電力負荷２がモータやソ
レノイド等の誘導負荷である場合には、負荷電流
を遮断した際に高圧のサージが発生するが、従来
のMOSトランジスタでは、このサージに対する
充分な耐性を有していないために、所謂パンチス
ルーやブレークダウンが起こり、素子の特性が変
化したり、あるいは素子破壊が起こる虞れがあ
る。
レノイド等の誘導負荷である場合には、負荷電流
を遮断した際に高圧のサージが発生するが、従来
のMOSトランジスタでは、このサージに対する
充分な耐性を有していないために、所謂パンチス
ルーやブレークダウンが起こり、素子の特性が変
化したり、あるいは素子破壊が起こる虞れがあ
る。
このことを第２図を用いて具体的に説明する。
今、ドレイン・ソース間に高圧のサージが印加さ
れたとすると、ドレイン拡散領域６と基板４との
接合部に空乏層１２が発生する。このとき、サー
ジ電圧が高いために、空乏層１２が拡がり過ぎ
て、ソース拡散領域５に達してしまい、パンチス
ルーが起こる。このとき流れるサージ電流SIは、
基板４の表面近傍を流れるため、ゲートＧが劣化
したり破壊されたりすることとなる。
今、ドレイン・ソース間に高圧のサージが印加さ
れたとすると、ドレイン拡散領域６と基板４との
接合部に空乏層１２が発生する。このとき、サー
ジ電圧が高いために、空乏層１２が拡がり過ぎ
て、ソース拡散領域５に達してしまい、パンチス
ルーが起こる。このとき流れるサージ電流SIは、
基板４の表面近傍を流れるため、ゲートＧが劣化
したり破壊されたりすることとなる。
このパンチスルーを防止するためには、ドレイ
ン拡散領域６とソース拡散領域５の間のゲート長
Ｌを長くすれば良いのであるが、逆にON抵抗が
高くなつて大電力用として不向きとなつたり、ゲ
ートＧの面積が大となつて素子面積が大きくなる
等の不都合が生じる他に、ブレークダウンが起こ
つて素子が破壊される虞れがあるため、ゲート長
を必要以上に長くすることはできない。
ン拡散領域６とソース拡散領域５の間のゲート長
Ｌを長くすれば良いのであるが、逆にON抵抗が
高くなつて大電力用として不向きとなつたり、ゲ
ートＧの面積が大となつて素子面積が大きくなる
等の不都合が生じる他に、ブレークダウンが起こ
つて素子が破壊される虞れがあるため、ゲート長
を必要以上に長くすることはできない。
上記ブレークダウンは、ドレイン拡散領域６の
底部周縁の比較的小さな曲率半径を有する部分
（以下、エツジ部と称す）、特にゲートＧ側のエツ
ジ部１３に起こり易く、ブレークダウン電流Ｂ
は、エツジ部１３の狭い領域を通じて流れるた
め、熱集中が起こり、素子破壊を起こすこととな
る。殊に、このブレークダウン電流Ｂも基板４
の表面近傍を流れるために、ゲートＧが熱破壊さ
れることが多い。
底部周縁の比較的小さな曲率半径を有する部分
（以下、エツジ部と称す）、特にゲートＧ側のエツ
ジ部１３に起こり易く、ブレークダウン電流Ｂ
は、エツジ部１３の狭い領域を通じて流れるた
め、熱集中が起こり、素子破壊を起こすこととな
る。殊に、このブレークダウン電流Ｂも基板４
の表面近傍を流れるために、ゲートＧが熱破壊さ
れることが多い。
この発明は上記の背景に基づいてなされたもの
で、その目的とするところは、上記パンチスルー
やブレークダウンによる素子の特性変化や破壊を
防止し、サージに対する耐性を向上させたMOS
トランジスタを提供することにある。
で、その目的とするところは、上記パンチスルー
やブレークダウンによる素子の特性変化や破壊を
防止し、サージに対する耐性を向上させたMOS
トランジスタを提供することにある。
本発明は、上記目的を達成するために、第１導
電型の半導体基板の一主面側に該基板とは異なる
導電型のソース拡散領域およびドレイン拡散領域
を形成してなる横型のMOSトランジスタにおい
て； 前記基板の主面側に形成され、基板電極と電気
的に接続された、第１導電型で、かつ基板より高
濃度の基板電極側高濃度領域Ａと； 前記ドレイン拡散領域の下面に接して積層形成
された第１導電型で、かつ基板より高濃度のドレ
イン側高濃度領域Ｂと； 前記２つの高濃度領域Ａ，Ｂの間で、かつ基板
表面から所定の深さに埋め込まれてなり、その端
部が前記２つの高濃度領域Ａ，Ｂに近接あるいは
連接するように形成された第１導電型で、かつ基
板より高濃度の埋め込み高濃度領域Ｃとを設け、 ソース・ドレイン間に高電圧が印加された場
合、パンチスルーが起こる以前に、前記ドレイン
拡散領域と前記ドレイン側高濃度領域Ｂとの接合
部でブレークダウンを起こすとともに、該ブレー
クダウン電流は前記埋め込み高濃度領域Ｃ内を流
れて、前記基板電極側高濃度領域Ａを通じて前記
基板電極へ達するように構成したことを特徴とす
る。
電型の半導体基板の一主面側に該基板とは異なる
導電型のソース拡散領域およびドレイン拡散領域
を形成してなる横型のMOSトランジスタにおい
て； 前記基板の主面側に形成され、基板電極と電気
的に接続された、第１導電型で、かつ基板より高
濃度の基板電極側高濃度領域Ａと； 前記ドレイン拡散領域の下面に接して積層形成
された第１導電型で、かつ基板より高濃度のドレ
イン側高濃度領域Ｂと； 前記２つの高濃度領域Ａ，Ｂの間で、かつ基板
表面から所定の深さに埋め込まれてなり、その端
部が前記２つの高濃度領域Ａ，Ｂに近接あるいは
連接するように形成された第１導電型で、かつ基
板より高濃度の埋め込み高濃度領域Ｃとを設け、 ソース・ドレイン間に高電圧が印加された場
合、パンチスルーが起こる以前に、前記ドレイン
拡散領域と前記ドレイン側高濃度領域Ｂとの接合
部でブレークダウンを起こすとともに、該ブレー
クダウン電流は前記埋め込み高濃度領域Ｃ内を流
れて、前記基板電極側高濃度領域Ａを通じて前記
基板電極へ達するように構成したことを特徴とす
る。
以下本発明の実施例を第３図以下の図面を用い
て詳細に説明する。
て詳細に説明する。
第３図は本発明に係るMOSトランジスタの一
実施例の構造を示す図である。
実施例の構造を示す図である。
同図に示す如く、このMOSトランジスタは、
Ｐ型（これを第１導電型とする）半導体基板２１
の一主面側に形成されたn+型のソース拡散領域
２２のn+型のドレイン拡散領域２３と、アルミ
ニウムによつて形成されたソース電極２４および
ドレイン電極２５と、、これらソース電極２４と
ドレイン電極２５との間に酸化膜２７で絶縁され
たゲート電極２６とを具備している。ここまでは
従来の横型のｎチヤンネルMOSトランジスタと
同様の構造となつている。
Ｐ型（これを第１導電型とする）半導体基板２１
の一主面側に形成されたn+型のソース拡散領域
２２のn+型のドレイン拡散領域２３と、アルミ
ニウムによつて形成されたソース電極２４および
ドレイン電極２５と、、これらソース電極２４と
ドレイン電極２５との間に酸化膜２７で絶縁され
たゲート電極２６とを具備している。ここまでは
従来の横型のｎチヤンネルMOSトランジスタと
同様の構造となつている。
そして、この実施例のMOSトランジスタは、
更に、上記ソース電極２４の下に、このソース電
極２４と電気的に接続され、前記基板２１と同じ
Ｐ型で、かつ基板２１より高濃度、すなわちP+
型のソース側P+型拡散領域（これは特許請求の
範囲中の高濃度領域Ａに相当する）２８が形成さ
れて、ソース電極２４はソースＳと基板２１との
共通電極となつており、またドレイン拡散領域２
３の下面に接して、P+型拡散領域（これは特許
請求の範囲中の高濃度領域Ｂに相当する）２９が
形成されている。
更に、上記ソース電極２４の下に、このソース電
極２４と電気的に接続され、前記基板２１と同じ
Ｐ型で、かつ基板２１より高濃度、すなわちP+
型のソース側P+型拡散領域（これは特許請求の
範囲中の高濃度領域Ａに相当する）２８が形成さ
れて、ソース電極２４はソースＳと基板２１との
共通電極となつており、またドレイン拡散領域２
３の下面に接して、P+型拡散領域（これは特許
請求の範囲中の高濃度領域Ｂに相当する）２９が
形成されている。
更に、上記２つのP+型拡散領域２８，２９の
間で、かつ基板２１の表面から所定の深さに埋め
込まれてなるP+型の埋め込みP+型拡散領域（こ
れは特許請求の範囲中の埋め込み高濃度領域Ｃに
相当する）３０ａ，３０ｂが形成されており、こ
れらの埋め込みP+型拡散領域３０ａ，３０ｂの
ソース側の端部は上記ソース側P+型拡散領域２
８の下部に連接されているとともに、ドレイン側
の端部はドレイン側P+型拡散領域２９の下面に
近接するように拡張形成されている。
間で、かつ基板２１の表面から所定の深さに埋め
込まれてなるP+型の埋め込みP+型拡散領域（こ
れは特許請求の範囲中の埋め込み高濃度領域Ｃに
相当する）３０ａ，３０ｂが形成されており、こ
れらの埋め込みP+型拡散領域３０ａ，３０ｂの
ソース側の端部は上記ソース側P+型拡散領域２
８の下部に連接されているとともに、ドレイン側
の端部はドレイン側P+型拡散領域２９の下面に
近接するように拡張形成されている。
なお、上記埋め込みP+型拡散領域３０ａ，３
０ｂのドレイン側端部とドレイン側P+型拡散領
域２９との間隔は、上記サージによつて、ドレイ
ン拡散領域２３とドレイン側P+型領域２９との
接合部がブレークダウンする際に空乏層３１が、
埋め込みP+型拡散領域に到達する距離に設定さ
れている。
０ｂのドレイン側端部とドレイン側P+型拡散領
域２９との間隔は、上記サージによつて、ドレイ
ン拡散領域２３とドレイン側P+型領域２９との
接合部がブレークダウンする際に空乏層３１が、
埋め込みP+型拡散領域に到達する距離に設定さ
れている。
このように構成されたMOSトランジスタにお
いては、電力負荷からサージが発生して、ソー
ス・ドレイン間に高電圧が加えられた場合に、ド
レイン拡散領域２３側に発生した空乏層３１がソ
ース拡散領域２２に達してパンチスルーを起こす
以前に、ドレイン拡散領域２３とドレイン側P+
型拡散領域２９との接合部でブレークダウンが起
こる。これは、上記接合部の耐圧が、パンチスル
ー電圧やドレイン拡散領域２３のソース側エツジ
部２３ａの耐圧よりも低いためである。
いては、電力負荷からサージが発生して、ソー
ス・ドレイン間に高電圧が加えられた場合に、ド
レイン拡散領域２３側に発生した空乏層３１がソ
ース拡散領域２２に達してパンチスルーを起こす
以前に、ドレイン拡散領域２３とドレイン側P+
型拡散領域２９との接合部でブレークダウンが起
こる。これは、上記接合部の耐圧が、パンチスル
ー電圧やドレイン拡散領域２３のソース側エツジ
部２３ａの耐圧よりも低いためである。
そして、上記ブレークダウンによつて流れるブ
レークダウン電流Ｂは、上記埋め込みP+型拡
散領域３０ａ，３０ｂの抵抗が基板２１よりも低
いために、この埋め込みP+型拡散領域３０ａ，
３０ｂ内を流れることとなり、ソース側P+型拡
散領域２８を通じてソース電極２４へ達する。
レークダウン電流Ｂは、上記埋め込みP+型拡
散領域３０ａ，３０ｂの抵抗が基板２１よりも低
いために、この埋め込みP+型拡散領域３０ａ，
３０ｂ内を流れることとなり、ソース側P+型拡
散領域２８を通じてソース電極２４へ達する。
次に、上記のMOSトランジスタの製造工程を
第４図を用いて簡単に説明する。
第４図を用いて簡単に説明する。
まず、同図ａに示す如く、Ｐ型半導体基板４１
にP+型拡散領域４２を形成した後、同図ｂに示
す如く、基板４１と同じＰ型層４３をエピタキシ
ヤル成長させて、上記P+型拡散領域４２を埋め
込む。
にP+型拡散領域４２を形成した後、同図ｂに示
す如く、基板４１と同じＰ型層４３をエピタキシ
ヤル成長させて、上記P+型拡散領域４２を埋め
込む。
次に同図ｃに示す如く、上記Ｐ型層４３の表面
にフイールド酸化膜（6000〜7000Å）を形成し、
公知の手法によりドレイン側P+型拡散領域４４
およびソース側P+型拡散領域４５の形成予定部
分に孔をあけ、次にボロンを選択拡散してドレイ
ン側P+型拡散領域４４および、ソース側P+型拡
散領域４５を形成する。このとき、ソース側P+
型拡散領域４５は、上記埋め込みP+型拡散領域
４２に連接するように拡散させ、また、フイール
ド酸化膜は除去する。
にフイールド酸化膜（6000〜7000Å）を形成し、
公知の手法によりドレイン側P+型拡散領域４４
およびソース側P+型拡散領域４５の形成予定部
分に孔をあけ、次にボロンを選択拡散してドレイ
ン側P+型拡散領域４４および、ソース側P+型拡
散領域４５を形成する。このとき、ソース側P+
型拡散領域４５は、上記埋め込みP+型拡散領域
４２に連接するように拡散させ、また、フイール
ド酸化膜は除去する。
次に同図ｄに示す如く、基板表面の素子形成領
域にゲート酸化膜４６を形成し、更にポリシリコ
ンをCVD等で全面に形成し、ゲート電極４７を
形成するようにエツチングした後、n+型のソー
ス拡散領域４８およびn+型のドレイン拡散領域
４９を形成する。
域にゲート酸化膜４６を形成し、更にポリシリコ
ンをCVD等で全面に形成し、ゲート電極４７を
形成するようにエツチングした後、n+型のソー
ス拡散領域４８およびn+型のドレイン拡散領域
４９を形成する。
そして、同図ｅに示す如く、全面をPSG層５
０で覆つた後、ソース拡散領域４８とドレイン拡
散領域４９のコンタクト面の前記PSG層５０及
びゲート酸化膜４６を除去し、アルミニウムのパ
ターンニングを行なつてソース電極５１とドレイ
ン電極５２を形成する。
０で覆つた後、ソース拡散領域４８とドレイン拡
散領域４９のコンタクト面の前記PSG層５０及
びゲート酸化膜４６を除去し、アルミニウムのパ
ターンニングを行なつてソース電極５１とドレイ
ン電極５２を形成する。
なお、上記実施例においては、埋め込みP+型
拡散領域３０ａ，３０ｂの一端が基板電極（上記
実施例では、ソース電極２４が基板電極と共通電
極となつている）に電気的に接続されたソース側
P+型拡散領域２８に連接しているとともに、他
端はドレイン側P+型拡散領域２９に近接するよ
うに構成されているが、本発明はこれに限らず、
埋め込みP+型拡散領域の一端がドレイン側P+型
拡散領域に連接し、他端がソース側P+型拡散領
域に近接する構造や、両端が両P+型拡散領域に
近接する構造あるいは、両端が両P+型拡散領域
に連接するとともに、埋め込みP+型拡散領域の
中央部に間隙が設けられた構造としても同様の効
果を得ることができる。
拡散領域３０ａ，３０ｂの一端が基板電極（上記
実施例では、ソース電極２４が基板電極と共通電
極となつている）に電気的に接続されたソース側
P+型拡散領域２８に連接しているとともに、他
端はドレイン側P+型拡散領域２９に近接するよ
うに構成されているが、本発明はこれに限らず、
埋め込みP+型拡散領域の一端がドレイン側P+型
拡散領域に連接し、他端がソース側P+型拡散領
域に近接する構造や、両端が両P+型拡散領域に
近接する構造あるいは、両端が両P+型拡散領域
に連接するとともに、埋め込みP+型拡散領域の
中央部に間隙が設けられた構造としても同様の効
果を得ることができる。
また、上記実施例では横型のｎチヤンネル
MOSトランジスタについて記載してあるが、同
様にして横型のＰチヤンネルMOSトランジスタ
にも適用できることは明らかであり、アルミニウ
ムゲートのものでも良いことは言うまでもない。
MOSトランジスタについて記載してあるが、同
様にして横型のＰチヤンネルMOSトランジスタ
にも適用できることは明らかであり、アルミニウ
ムゲートのものでも良いことは言うまでもない。
以上詳細に説明したように、本発明のMOSト
ランジスタにあつては、電力負荷からサージが発
生して、ソース・ドレイン間に高電圧が印加され
た場合に、パンチスルーが起こる以前に、ドレイ
ン拡散領域とドレイン側高濃度領域との接合部で
ブレークダウンが起こるとともに、ブレークダウ
ン電流は埋め込み高濃度領域内を流れて、基板電
極側高濃度領域を通じて基板電極へ達するように
構成したことによつて、ブレークダウン電流が基
板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のように
狭い領域で起こらず、ドレイン拡散領域底面の広
い領域で起こり、ブレークダウン電流が低抵抗の
流路を流れるために熱集中が発生することを防止
できる。
ランジスタにあつては、電力負荷からサージが発
生して、ソース・ドレイン間に高電圧が印加され
た場合に、パンチスルーが起こる以前に、ドレイ
ン拡散領域とドレイン側高濃度領域との接合部で
ブレークダウンが起こるとともに、ブレークダウ
ン電流は埋め込み高濃度領域内を流れて、基板電
極側高濃度領域を通じて基板電極へ達するように
構成したことによつて、ブレークダウン電流が基
板表面近傍を流れることがなくなり、またブレー
クダウンがドレイン拡散領域の底部周縁のように
狭い領域で起こらず、ドレイン拡散領域底面の広
い領域で起こり、ブレークダウン電流が低抵抗の
流路を流れるために熱集中が発生することを防止
できる。
従つて、パンチスルーやブレークダウンによる
素子の特性変化や破壊を防止し、サージに対する
耐性を向上させることができる。
素子の特性変化や破壊を防止し、サージに対する
耐性を向上させることができる。
また、パンチスルーを防止できるため、ゲート
長を短くすることが可能となり、素子面積を小さ
くすることができる。
長を短くすることが可能となり、素子面積を小さ
くすることができる。
更に、上記MOSトランジスタを車両の車載電
力誘導負荷のスイツチング素子として適用すれ
ば、素子の信頼性を向上させ、延いては、車両の
性能、安全性の向上に寄与することができる。
力誘導負荷のスイツチング素子として適用すれ
ば、素子の信頼性を向上させ、延いては、車両の
性能、安全性の向上に寄与することができる。
第１図はMOSトランジスタを用いたスイツチ
ング回路図、第２図は従来のMOSトランジスタ
の構造を示す素子断面図、第３図は本発明に係る
MOSトランジスタの一実施例の構造を示す素子
断面図、第４図は同MOSトランジスタの製造工
程を示す図である。 ２１……半導体基板、２２……ソース拡散領
域、２３……ドレイン拡散領域、２４……ソース
電極（基板電極）、２８……ソース側P+型拡散領
域、２９……ドレイン側P+型拡散領域、３０ａ，
３０ｂ……埋め込みP+型拡散領域。
ング回路図、第２図は従来のMOSトランジスタ
の構造を示す素子断面図、第３図は本発明に係る
MOSトランジスタの一実施例の構造を示す素子
断面図、第４図は同MOSトランジスタの製造工
程を示す図である。 ２１……半導体基板、２２……ソース拡散領
域、２３……ドレイン拡散領域、２４……ソース
電極（基板電極）、２８……ソース側P+型拡散領
域、２９……ドレイン側P+型拡散領域、３０ａ，
３０ｂ……埋め込みP+型拡散領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の一主面側に該基板
とは異なる導電型のソース拡散領域およびドレイ
ン拡散領域を形成してなる横型のMOSトランジ
スタにおいて； 前記基板の主面側に形成され、基板電極と電気
的に接続された、第１導電型で、かつ基板より高
濃度の基板電極側高濃度領域Ａと； 前記ドレイン拡散領域の下面に接して積層形成
された第１導電型で、かつ基板より高濃度のドレ
イン側高濃度領域Ｂと； 前記２つの高濃度領域Ａ，Ｂの間で、かつ基板
表面から所定の深さに埋め込まれてなり、その端
部が前記２つの高濃度領域Ａ，Ｂに近傍あるいは
連接するように形成された第１導電型で、かつ基
板より高濃度の埋め込み高濃度領域Ｃとを設け、 ソース・ドレイン間に高電圧が印加された場
合、パンチスルーが起こる以前に、前記ドレイン
拡散領域と前記ドレイン側高濃度領域Ｂとの接合
部でブレークダウンを起こすとともに、該ブレー
クダウン電流は前記埋め込み高濃度領域Ｃ内を流
れて、前記基板電極へ側高濃度領域Ａを通じて前
記基板電極達するように構成したことを特徴とす
るMOSトランジスタ。 ２ 前記基板電極はソース電極との共通電極とな
つていることを特徴とする特許請求の範囲第１項
記載のMOSトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20479382A JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5994874A JPS5994874A (ja) | 1984-05-31 |
| JPH0447986B2 true JPH0447986B2 (ja) | 1992-08-05 |
Family
ID=16496443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20479382A Granted JPS5994874A (ja) | 1982-11-22 | 1982-11-22 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5994874A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4979212B2 (ja) * | 2005-08-31 | 2012-07-18 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
-
1982
- 1982-11-22 JP JP20479382A patent/JPS5994874A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5994874A (ja) | 1984-05-31 |
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