TWI297913B - - Google Patents

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TWI297913B
TWI297913B TW095116015A TW95116015A TWI297913B TW I297913 B TWI297913 B TW I297913B TW 095116015 A TW095116015 A TW 095116015A TW 95116015 A TW95116015 A TW 95116015A TW I297913 B TWI297913 B TW I297913B
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Seiji Otake
Ryo Kanda
Shuichi Kikuchi
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Sanyo Electric Co
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Description

1297913 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置及其製造方法，尤其是 關於一種將裝置尺寸縮小，並抑制寄生電晶體動作之半導 體裝置及其製造方法。 【先前技術】 在習知半導體裝置中’在矽基板表面形成N型汲極井 區及P型背閘極區域。並在祕井區形成高濃度的N型汲 -極區域。另外’在背閘極區域形成N型源極區域。在沒極 域與源極區域間的梦基板表面形成閘極電極。並且，在 -背閘極區域形成與源極電極相連接的ρι}擴散層，並形成 N通道型MOSFET。藉由此構造，背閘極區域與源極區域係 保持相同電位’而抑制寄生NPN電晶體動作（參考例如專利 文獻1)。 在省知半導體裝置之製造方法中，於MOSFET形成區域 春中，係在基板表面形成氧化膜後，以離子植入法形成作為 沒極區域使用的N型擴散層，作為背閘極區域使用的？型 =散層，及作為源極區域使用的N型擴散層。之後，再視 “ 乂離子植入法在作為背閘極區域使用的p型擴散層 及作為源極區域使用的_擴散層，形成與源極電極相連 玉的P3L擴政層。接著’以與作為源極區域使用的N型擴 散層及作為背閘極區域使用的p型擴散層連接的方式形成 極電極。其結果為，作為背閘極區域使用的P型擴散層 與作為源極區域使用的N型擴散層係成為相同電位:、而ς 318139 5 1297913 制寄生NPN電晶體動作纟失# 勒作C參考例如專利文獻2)。 利文獻1 ·日本專利特開200卜119019號公報（第6 至7頁，第1至3圖） 專利文獻2 :日太直4丨丨^士 Ω +專利特開平9-139438號公報（第5 至6頁，第4至6圖） 【發明内容】 [發明所欲解決之課題] >上所述’在習知半導體裝置中，在背閘極區域形成 ，源極區域，抑制寄生電晶體動作的p型擴散層後，形成源 極電極用的接觸孔。接著，源極電極透過該接觸孔，與p -型擴散層及源極區域連接。藉由該構造，當形成接觸孔時， 將考慮p型擴散層形成時的遮罩偏移及接觸孔形成時的遮 罩偏移，接觸孔的寬度亦因此而變大。其結果，造成了裝 置尺寸不易縮小的問題。 在白知半^體裝置中，為了抑制N通道型膽元件 •内的寄生訓電晶體動作，在背閘極區域形成p型擴散層。 但是，由於P型擴散層係由熱擴散製程所形成，在背問極 區域深部的形成區域因此而變小。由此構造，會有背閘極 區域深部的電阻值難以降低，寄生胸電晶體動作難以抑 制之問題。另外’在背閘極區域深部，當p型擴散層廣域 地形成時，熱擴散時間較長’亦需考慮横向擴散。此時， 則會產生裝置尺寸過大的問題。 在習知半導體裝置之製造方法中，為了抑制N通道型 MOSFET元件内的寄生NPN電晶體動作，在背間極區域形成 318139 6 1297913 I、政層此％，為了降低背閘極區域的電阻值及寄生 ，電，的基極電阻值，而形成雜質濃度較高的P型擴 散層。但是，P型擴散層形成時的遮罩偏移，亦可能造成、p 型擴散層形成於問極電極下方之通道的形成區域。在此情 形下，雖可抑制寄S _電晶體動作，卻會造成mosfet" 的臨限值（Vth)變調的問題。 在習知半導體裝置之製造方法中’在石夕基板形成 MOSFET之背閘極區域，在源極區域及背閘極區域形成p型 擴散層後，在石夕基板上形成絕緣層。接著，以周知的微影 技術，在絕緣層形成接觸孔後，再形成源極電極等。利用 此製造方法形成源極電極用的接觸孔時，除相對於p 散層的遮罩偏移之外，亦需考慮p型擴散層形成時的遮罩 偏移。因此，會有源極電極用之接觸孔寬度變大 度不易縮小的問題。 [用以解決課題之手段] 本發明係鑑於以上各情形而研創者。本發明之 =中’係具有··半導體層’·形成在前述半導體層之沒極 區域、源極區域及背閘極區域；形成在前述半導體 之閘極氧化膜’·形成在前述間極氧化膜上之間極^ j在前述半導體層上面之絶緣層，·形成在前述沒極區域、/ 別述源極區域或前述開極電極上的前述絶緣層 半導體裝置，為:在前述背閉極區域係形成 極拉出區域，别述背閘極拉出區域係 域更深之深部，而且，位於較前述源極匚 == 318139 7 1297913 刖述背間極拉出區域係至少形成在前述源極區域上之前述 接觸孔的所有開口區域。因此，在本發明中，背閘極拉出 區域亦形成於源極區域的下方。藉由此構造，可以降低背 閘極區域深部的電阻值，且可抑制寄生NpN電晶體動作。 、此外，在本發明的半導體裝置中，前述背閘極拉出區 域之形成係含跨及形成於前述源極區域之深部之區域較前 述源極區域所包圍之區域更廣之區域。因此，在本發明中， 可以一面降低接觸電阻，一面降低背閘極區域深部的電阻 •值。藉由此構造，可以達成源極電極用之接觸孔形狀細微 •:化之目的，而縮小裝置尺寸。 / 此外，本發明的半導體裝置之製造方法，其特徵為具 有·在半導體層形成背閘極區域、汲極區域，在前述半導 體層上形成閘極氧化膜及閘極電極後，在前述背閘極區域 之所期望的區域上覆蓋阻劑遮罩的狀態下進行離子植入，
以包圍已去除前述背閘極區域上之阻劑遮罩後之區域的方 式，形成源極區域之製程；在前述半導體層上面形成絶緣 層，且在前述絶緣層形成接觸孔後，以使位於前述背閘極 區域上的前述接觸孔開口的方式，在前述絶緣層上形成阻 劑遮罩之製程；以及透過前述接觸孔，在前述背閘極區域 進行離子植入，在已去除前述背閘極區域上之阻劑遮罩後 的區域形成背閘極拉出區域之製程。因此，在本發明中， 在形成源極電極用之接觸孔後，利用該接觸孔來形成背問 極拉出區域。藉由此製造方法，可縮小源極電極用之接觸 孔形狀，且可縮小裝置尺寸。 318139 8 1297913 、此1，在本發明的半導體裝置之製造方法中，其特徵 為.在前述背閘極拉出區域的形成製程中，以于2太離子 植入條件不同之離子植人製程，» 1次的雜質導人量㈣ 2次的雜質導人量多。因此，在本發明中，以絶緣層為遮 罩’利用源極電極用的接觸孔來形成背閘極拉出n域。藉 由此製造方法，可抑制因第2次的離子植入製程所引起二 穿隧效應（channeling) 〇 、此外，在本發明的半導體裝置之製造方法中，其特徵 ^ ·在刖述背閘極拉出區域的形成製程中，第1次的雜質 導入=的條件為：使前述背閘極拉出區域與前述源極區域 相重疊的區域為前述源極區域。因此，在本發明中，相對 於由，極區域所包圍的背閘極區域，形成背閘極拉出區 域。藉由此製造方法，在源極電極用的接觸孔形成後，可 利用該接觸孔來形成背閘極拉出區域。 、此外，在本發明的半導體裝置之製造方法中，其特徵 為·在前述背閘極拉出區域的形成製程中，第i次加速電 壓之條件為：雜質不穿透前述源極區域。因此，在本發明 中，由於第1次離子植入時的加速電壓的減小，因而可降 低第1次離子植入所引起的穿隧效應。 此外’在本發明的半導體裝置之製造方法中，具有： 在前述背閘極拉出區域的形成製程中，第2次加速電壓之 條件為··雜質穿透前述源極區域，並且在較前述源極區域 更凍之深部，形成前述接觸孔的開口部形狀之前述背閘極 拉出區域。因此，在本發明中，由於在比源極區域更深之 318139 9 1297913 冰邛形成背閘極拉出區域，因而可抑制寄生NpN電晶體動 作。 [發明之效果] 人在本發明中，於背閘極區域中，背閘極拉出區域係配 :源極電極用的接觸孔之開口形狀，形成至較源極區域更 深之深部。藉由此構造，可降低背閘極區域之電阻值，且 可抑制寄生電晶體動作。 φ 此外，在本發明中，配合源極電極用之接觸孔的開口 ，形狀，形成有背閘極拉出區域。藉由此構造，可達成源極 電極用之接觸孔細微化的目的，而可縮小裝置尺寸。 / 此外，在本發明中，當源極電極形成為一環狀後，利 ^形成於絶緣層之接觸孔，形成背閘極拉出區域。藉由此 製造方法，並不需考慮背閘極拉出區域形成時之遮罩偏移 及源極電極用之接觸孔形成時之遮罩偏移。因此，可以達 成源極電極用之接觸孔形狀細微化的目的，且可縮小裝置 •尺寸。 此外’在本發明中，以絶緣層為遮罩，藉由2次的離 子植入製程來形成背閘極拉出區域。第1次的雜質導入量 比第2次的雜質導入量多。藉由此製造方法，即使以高加 速電壓來進行第2次離子植入，亦可抑制穿隧效應的發生。 此外’在本發明中，在形成背閘極拉出區域時，第2 次離子植入時的加速電壓之條件為：將雜質形成在比源極 區域更洙之深部。藉由此製造方法，可以配合源極電極用 之接觸孔的開口形狀，至較源極區域更深之深部為止形成 10 318139 1297913 月閘極拉出區域。可降低背閘極區域之電阻值，並可抑制 寄生電晶體的動作。 【實施方式】 以下，參照第1圖至第2圖’詳細說明本發明之一實 施形態的半導體裝置。第i圖⑴為用以說明本實施形態之 半導體裝置的剖視圖。第i圖〇)為用以說明本實施形態之 半導體裝置的俯視圖。第2圖為用以說明本實施形態之半 導體裝置的剖視圖。 - 如第1圖所不，N通道型MOS電晶體1主要係由： ·: P型單晶♦基板2;N型嵌人擴散層3;n型以層4;作為 背閘極區域使用的P型擴散層5、6;作為源極區域使用的 N型擴散層7 ;作為汲極區域使用的N型擴散層8、9 ;及 閘極電極1 〇所構成。 曰 N型蠢晶層4係形成於p型單晶♦基板2上。在基板2 及磊晶層4係形成有N型嵌入擴散層3。在本實施形態中 鲁的基板2及磊晶層4係對應於本發明之「半導體層」。本實 施形態中，雖顯示在基板2上形成1層蟲晶層^情形，、 但並不限定為此情形。例如，作為本發明之「半導體層」， 可以僅用基板，亦可將複數個遙晶層疊層在基板上面曰。此 外，基板亦可以是N型單晶梦基板，或化合物半導體基板。 P型擴散層5係形成於磊晶層4。在p型擴散層5，係 以使其形成區域相重疊的方式，# $ f ' 遙晶層4表面至左右）以下的深度為止，形成有p ^擴政層6接著’ p型擴散層5、6係作為背閘極區域使 318139 11 1297913 係對應於本發 用。其中，在本實施形態中的P型擴散層6 明之「背閘極拉出區域」。 ,在P型擴散層5形成有N型擴散層7。N型擴散層7 係作為源極區域使用。N型擴散層7及p型擴散芦 源極電極相連接，並形成相同電位。自磊晶層面至、 (em左右）以下的深度為止，形成有n型擴散層了。
^在磊晶層4形成有N型擴散層8、9。N型擴散層8、c 係作為汲極區域使用。位於閘極電極1〇下方，且位於N -型擴散層7與N型擴散層8之間的p型擴散層5係作為通 -:道區域使用。 ·· 在閘極氧化膜上面形成有閘極電極10。閘極電極10 係例如由多晶矽膜及鎢矽膜形成所期望的厚度。 在蠢晶層 4 形成有 LOCOS(Local Oxidation of
Silicon)氧化膜11。在LOCOS氧化膜U的平坦部中，其 膜厚例如為3000至5000A左右。在N型擴散層8與P型分 鲁離區域12之間的LOCOS氧化膜11的下方，係形成有 擴散層13。N型擴散層13係用以防止磊晶層4表面反轉。 在蟲晶層4上面形成有絕緣層14。絕緣層14係由BPSG (Boron Phospho Silicate Glass)膜，S0G(Spin On Glass) 膜等所形成。利用周知的微影技術，藉由使用CHF3+〇2系氣 體的乾韻刻，在絕緣層14形成有接觸孔15、16、17。 將阻障金屬膜18及鎢（W)膜19埋設在接觸孔15、16、 17。在鶴膜19的表面，選擇性地形成鋁鈔銅（AlsiCu)膜及 阻障金屬膜，並形成源極電極2〇及汲極電極21、22。其 12 318139 1297913 中’在第1圖的剖視圖中，雖未圖示對閘極電極1〇的配線 層，但其係在其他區域與配線層相連接。 。、如第1圖（B)所不，以虛線23所圍之區域係表示分離 區域12, 一點鏈線24之内側的區域係表示p型擴散層5， 二點鏈線25之内侧的區域係表示N型擴散層7，三點鏈線 26之内側的區域係表示N型擴散層8。如圖所示，在以分 離區域12所圍之區域中，p型擴散層5及N型擴散層“系 朝圖不之Y軸方向延伸。N型擴散層8係以包夾p型擴散 -層5的方式’形成於p型擴散層5的兩侧。另一方面，在
-:P型擴散層5形成有N型擴散層7，如虛線27所示，在N •型擴散層7中，在γ軸方向以固定間隔形成有？型擴散層 6 〇 第1圖（A)所示之剖視圖係第i圖^)所示之A—A線方 向的剖視圖，係在蟲晶層4表面露出p型擴散層6的區域。 另一方面，第2圖所示之剖視圖係第i圖（B)之B_B線方向 •的剖視圖，在N型擴散層7的下方形成有？型擴散層6。 有關半導體裝置之製造方法將在下X中詳細說明，在形成 接觸孔15之後，以分別不同條件的2次離子植入製程來形 成P型擴散層6。利用此製造方法，可以配合接觸孔丨5的 形狀來形成P型擴散層6，因此在形成接觸孔15時，不需 考慮與P型擴散層6的遮罩偏移。並且，亦不需考慮p型 擴散層6形成時之遮罩偏移。因此，可以縮小接觸孔15 的寛度W1，且可縮小M0S電晶體i的尺寸。此外，可增加 可由一塊晶圓取得之個數。 318139 13 1297913 此外，在被N型擴勒展7 A m r ’、 θ 匕圍的區域中，Ρ型擴散声ρ 係形成於以虛線27(參考第1圖⑻）所圍區域中/、另_:方 面，在較Ν型擴散層7更深之深部，配合接觸孔15的開口 :狀形成有Ρ型擴散層6。亦即，在較Ν型 之深部中，Ρ型擴散層6係人 尺冰 廣6係含跨形成於較Ν型擴散層7所 。圍區域更大的區域。藉由此構造，可以減 散 :之電阻值，且可抑制咖電晶體1内之寄生電： 在此，如第2圖所示，斟先止λτηΆΤ & 明。寄生卿電晶體係由電晶體（TR1)加以說 。 曰股你由.& N型磊晶層4及N型擴散声 8、9所構成之集極區域；由p型擴散層5、成2 ^域；以及由N型擴散層7所構成之射極區域基 t:電晶體1動作時，？型擴散層6及N型擴散層7係 一原極電極相連接，基極區域與射極區域係保持相同電 位’寄生N P N電晶體並不叙. t 不動作。例如，MOS電晶體1關閉 (:n 〇ff)時’在閘極電極1G下方的反轉層（形成於p型 擴政層5的自由載子（電子）流動的區域）流動之自由載子 (電子）’係經由P型擴散層5而流向p型擴散層6。此時， =P型擴散層5、6的電阻值較大時，即會使寄生卿電晶 體之基極-射極間產生電位差，而使寄生則電晶 (ON)動作。 ^ 如上所述，藉由P型擴散層6配合接觸孔15的形狀而 形成於_散層7之下方的構造’而可降低p型擴散層 5、6之電阻值。並且，可縮小寄生卿電晶體之基極一射 318139 14 1297913 ==差，並可防止寄生NPN電晶體之導通⑽)動 —果，可擴展霞電晶體i之安全動作區域。 生參考第3圖至第8圖’詳細說明本發明之一實 第%:至第2裝置之f造方法。第3圖至第6圖(A)以及 ° 圖係用以說明本實施形態之半導體裝置之制 造方法的剖視圖。第6圖（B)係用以$明 " 衣 骑驻里^⑹U乐0 口…）係用以呪明本實施形態之半導 體裝置之义造方法的俯視圖。其中，在以下說明中，雖係 針對在由分離區域所劃分之"固元件形成區域，形成例如 N通道型MOS電晶體的情形，但並不限定於此情形。例如， 亦可在其他元件形成區域形成p通道型M〇s電晶體、卿 型電晶體、縱型PNP電晶體等，而形成半導體積體電路裝 置。 首先，如第3圖所示，準備p型單晶矽基板31。以周 知的微影技術，從基板31表面，離子植入N型雜質，例如 磷（P)離子，而形成N型嵌入擴散層32。接著，再以周知 修的微影技術，從基板31表面，離子植入p型雜質，例如硼 (B)離子，而形成p型嵌入擴散層％。之後，將基板3丨配 置在磊晶成長裝置的承載器（suscept〇r)上。接著，藉由燈 加熱，將例如120(TC左右的高温施加在基板31，並在反^ 管内導入SiHCI3氣體及H2氣體。藉該製程，使例如電阻率 0· 1至2· 00· cm’厚1· 〇至1〇· ovm左右的磊晶層34成長 在基板31上。 之後，從磊晶層34表面，採用周知的微影技術，離子 植入P型雜質，例如硼（B)離子，而形成p型擴散層35。 318139 15 1297913 接著，藉由使P型嵌入擴散層33與p型擴散層35相連結， 而升> 成分離區域36。如上所述，基板31及磊晶層34係藉 由分離區域36而區分為複數個島區域。 本實施形態中的基板31及磊晶層34係對應於本發明 之「半導體層」。本實施形態中，雖顯示在基板31上形成 1層磊晶層34的情形，但並非限定於此情形。例如，只有 基^或是在基板上面疊層複數層蟲晶層，均可作為本發明 之「半導體層」。此外，基板亦可為㈣單晶石夕基板、化合 物半導體基板。 口 接著，如第4圖所示，以在L〇c〇s氧化膜打的形成部 ，分設有開口部之絕緣層作為遮罩，離子植人n型雜質，例 如罐（p)離子，而形成_擴散層38。之後，藉由形成l〇c〇s 軋化膜37’可將_擴散層38形成在相對於l〇c〇s氧化 膜37位置精度佳的位置。接著，依序將氧化石夕膜如、多 晶石夕臈及鶴石夕膜沈積在蠢晶層34上。利用周知的微影技 二 =晶石夕膜及鶊石夕膜選擇性地去除’而形成閘極電極 1膜传Γ間極電極40下方的氧化軸係做為間極氧 化膜使用。之後，離子植人N型㈣，例如卿）離子 形成N型擴散層41dN型擴散層4“系作為汲極區域使用。 再利=Γ5圖所示’編層％上形成光阻42。 制用周知的微影技術，在ρ型難層 光阻形成開σ部。之後，離子植人ρ型雜=:域上二 離子，而形成Ρ型擴散層43。 ’ 接著，如第6圖所示，在蟲晶層34上形成光阻44。 318139 16 1297913 再利用周知的微影技術，離子植入N型雜質，例如鱗（p) 離子，而形成N型擴散層45、46。N型擴散層45係與P 型擴散層43相重疊而形成。N型擴散層45與P型擴散層 43之重疊區域，係修正N型雜質濃度及P型雜質濃度，成 為N型擴散區域，並作為源極區域使用。另一方面，N型 擴散層4 6係作為 >及極區域使用’沒極區域係藉由n型擴散 層41、46而形成雙重擴散構造。 在此，第6圖（B)係顯示MOS電晶體之圖案圖之一部 •分。以虛線47所圍區域係表示分離區域36，一點鏈線48 之内側的區域係表示P型擴散層43，二點鏈線49之内侧 丨的區域係表示N型擴散層45，三點鏈線50之内側的區域 係表不N型擴散層41。如圖所示，在形成有N型擴散層45 之P型擴散層43，其一部分由光阻44所覆蓋。其中，如 第6圖（A)所不，在未被形成有N型擴散層45、46之區域， 雖亦由光阻44所覆蓋’但在第6圖（B)中被省略圖示。 • 之後，離子植入磷（P)離子，在p型擴散層43形成n 型擴散層45後，將光阻44去除。亦即，在p型擴散層43 ^形成有光阻44的區域，係維持p型擴散層則來的狀 接f如第7圖所不，在蟲晶層％上，沈積例如卿 ^ΓΓ/ΓΡίΐ° SiliCate GlaSS)m J SOGCSpin On Glass) =二為絕、㈣51。接著，利用周知的微影技術，以使 53、54。2糸孔體的乾餘刻’在絕緣層51形成接觸孔52、 318139 17 1297913 ^巴緣I 51上形成光阻55，以成為使接觸孔52形成 開口的狀態的方式，選擇料除光阻55。接著，透過接觸 = f，'P型雜質，例如硼⑻離子，離子植入蟲晶層34。 I $如第6圖（B)之實線所示，係形成有接觸孔52。^ 型擴放層45及包圍ν型擴散層45周圍之ρ型擴散層43 係位於接觸孔52的開口區域。因此，藉由從接觸孔52所 植入之硼⑻，在Ρ型擴散層43係 6。 另-方面’植入接觸孔52内之Ν型擴散層45的二，係 琴藉由修正Ν型雜質濃度及ρ型雜質濃度， 45維持原來的狀態。 u / /、具體而言，利用接觸孔52,經過2次的離子植入製程， 幵y成Ρ型擴散層56讣型擴散層56形成時的第1次離子植 入條4件為：例如硼（B)的加速電壓4〇至6〇keV，導入量I 〇 X1014至1.0X10VW。第2次離子植入條件為：例如_) 的加速電壓70至90keV,導入量^(^丨…至1〇xl〇15/cm2。 Φ 亦即，在第1次之離子植入條件中，係在與N型擴散 層45相重疊之區域中並未形成有？型擴散層56的條件。 根據此條件，源極電極可以透過接觸孔52而與N型擴散層 4 5及》型擴政層5 6之兩擴散層相連接。接著，可使上述 之寄生NPN電晶體的基極電位與射極電位成為相同之電^ 位。另一方面，在第2次之離子植入條件中，係以大於第 1次之加速電壓，將硼（B)植入磊晶層34之深部為止。藉 由此條件，在N型擴散層45下方，係將ρ型擴散層56形 成為接觸孔的開口形狀。接著，降低ρ型擴散層43、56 318139 18 1297913 ， 之電阻值，如上所述，可縮小寄生NPN電晶體之基極一射 極間的電位差，而防止寄生NPN電晶體的導通動作。此外， 藉由2次的離子植入製程，亦可調整p型擴散層56之表面 區域中的雜質濃度，因此亦可降低接觸電阻。其中，藉由 形成P型擴散層56之離子植入製程之後的其他製程之加熱 處理，P型擴散層56係比接觸孔52的開口形狀稍向横向 擴散。 鲁 此外’藉由此製造方法，可配合接觸孔52的形成位 •置’而以2次的離子植入製程，形成p型擴散層56。因此， …可在形成接觸孔52前，省略p型擴散層56之形成製程。 此外，無須考慮p型擴散層5 6形成時的遮罩偏移，且無須 使位於閘極電極40下方的P型擴散層43之雜質濃度增 南。其結果為，可藉此防止MOS電晶體的Vth值變調。 此外，在形成P型擴散層56之離子植入製程時，使用 接觸孔52，藉此並不需考慮接觸孔52與p型擴散層56之 鲁遮罩偏移。例如，在形成P型擴散層56後形成接觸孔52 之日守，除了接觸孔52的寬度外，還必須在接觸孔52周圍 加上約0· 6(//m)左右來作為遮罩偏移寬度。在本實施形態 中，如第7圖所示的剖視圖中，由於不必考慮遮罩偏移寬 又而可以省下在接觸孔52左右所考慮之遮罩偏移寬度 (1·2^πι左右）。而可縮小M〇s電晶體尺寸。 奶再者，在形成P型擴散層56之離子植入製程時，使用 系巴緣層51作為遮罩，而形成P型擴散層56。因此，與以 為遮罩的情形相比較，其開口部附近的遮罩不會發生 318139 19 1297913 因雜質導入量而倒塌之現象，而可在第丨次的離子植入製 程時，進行雜質導入量較多的製程。藉由此製造方法，第 2次的離子植入時，其加速電壓雖較第丨次大，但可以抑 制穿隧效應。此係由於藉由第丨次加速電壓較低的離子植 入製程，而在磊晶層34表面，形成有經非晶質化之中間膜 (through film)之故。 其中，本實施形態之P型擴散層56係對應於本發明之 「背閘極拉出區域」。 最後，如第8圖所示，在接觸孔52、53、54内壁等， 形成阻障金屬膜57。之後，在接觸孔52、53、Μ内埋設 鎢（W)膜58。接著，以CVD法將鋁—矽—銅（A1—以气幻膜及 町章金屬膜沈積麵膜58上面。之後，再㈣知的微影技 術，將鋁-矽-銅膜及阻障金屬膜選擇性地去除，形成源極 電極59及汲極電極6〇、6卜在第8圖所示的剖視圖中， 雖未圖示通往間極電極之配線層，但在其他區域與配線声 相連接。 曰 “5= = ’雖對於在P型擴散層43形成N型擴散 層45並形成接觸孔52之後，利用接觸孔52形成p型擴 散層^之情形進行說明，但不㈣於此情形。例如，在； 型擴散層43形成N型擴散層45，以光阻 擴散層56後，再形成接觸孔52亦可。此時成P型 之區域形成P型擴散層56，並可抑 體所希望 電晶體的動作。 市⑽電曰曰體之寄生卿 5 6時，透過 本實施形®中，雖針對在形成p型擴散層 318139 20 1297913 接觸孔52，以加速電壓不同之9 a ' 个2次離子植入製程來形成的 ，形加以說明，但並不以於此情形。例如，透過接觸孔 ’以3、4次等複數:欠離子植人製程來形成ρ型擴散層 亦可。此外，在不脫離本發明要旨之範圍内 變更。 【圖式簡單説明】 第1圖係說明本發明之實施形態之半導體裝置的剖視 圖（Α)及俯視圖（Β)。 . 第2圖係説明本發明之實施形態之半導體裝置的剖視 .:圖。 ， 第3圖係説明本發明之實施形態之半導體裝置之製造 方法的剖視圖。 第4圖係説明本發明之實施形態之半導體裝置之製造 方法的剖視圖。 第5圖係説明本發明之實施形態之半導體裝置之製造 籲方法的剖視圖。 第6圖係説明本發明之實施形態之半導體裝置之製造 方法的剖視圖（Α)及俯視圖（Β)。 第7圖係説明本發明之實施形態之半導體裝置之製造 方法的剖視圖。 第8圖係説明本發明之實施形態之半導體裝置之製造 方法的剖視圖。 【主要元件符號説明】 1 Ν通道型MOS電晶體2 Ρ型單晶矽基板 21 318139 1297913 3 N型嵌入擴散層 5 P型擴散層 7 N型擴散層 9 N型擴散層 11 LOCOS氧化膜 13 N型擴散層 15 接觸孔 17 接觸孔 • 19 鎮（W)膜 :21 没極電極 -23 虛線 25 二點鏈線 27 虛線 32 N型嵌入擴散層 34 蟲晶層 φ 36 分離區域 38 N型擴散層 40 閘極電極 42 光阻 44 光阻 46 N型擴散層 48 一點鏈線 50 三點鏈線 52 接觸孔 N型蠢晶層 P型擴散層 N型擴散層 閘極電極 P型分離區域 絕緣層 接觸孔 阻障金屬膜 源極電極 >及極電極 一點鏈線 三點鏈線 P型單晶矽基板 P型嵌入擴散層 P型擴散層 LOCOS氧化膜 氧化矽膜 N型擴散層 P型擴散層 N型擴散層 虛線 二點鍵線 絕緣層 接觸孔 318139 1297913 54 接觸孔 55 光阻 56 P型擴散層 57 阻障金屬膜 58 鶴膜 59 源極電極 60 >及極電極 61 汲極電極 23 318139

Claims (1)

1297913 十、申請專利範園： 響 • 1· 一種半導體裝置，係具有·· 半導體層； 形成在前述半導體層的汲極區域、源極區域及背閘 極區域； 形成在前述半導體層上面之閘極氧化膜； 形成在前述閘極氧化膜上之閘極電極； 籲 形成在前述半導體層上面之絶緣層，·及 ’ 形成在别述汲極區域、前述源極區域或前述閘極電 極上之前述絶緣層的接觸孔，其特徵為： / ^在前述背閘極區域係形成有背閘極拉出區域，前述 ，閘極拉出區域係形成至較前述雜區域更深之深 ^而且，位於較前述源極區域更深之深部的前述背閘 極拉出區域係至少形成在前述源極區域上之前述接觸 孔的所有開口區域。 _ 2·如申請專利範圍第1項之半導體裝置，其中，前述背閘 f拉出區域之形成係含跨及形成於前述源極區域之深 部之區域較前述源極區域所包圍之區域更廣之區域。 3·如申請專利範圍第Η之半導體裝置，其中，前述源極 區域係形成為自前述半導體層表面至1(^m以下之深 度為止，前述背閘極拉出區域係形成為自前述半導體層 表面至1· 5//m以下之深度為止。 4· 一種半導體裝置之製造方&，其特徵為具有： 在半導體層形成背閘極區域、汲極區域，在前述半 318139 24 1297913 導體層上形成閘極氧化膜及閘極電極後，在前述背閘極 區域之所期望的區域上覆蓋阻劑遮罩的狀態下進行離 子植入以包圍已去除如述背閘極區域上之阻劑遮罩後 之區域的方式，形成源極區域之製程； 在别述半導體層上面形成絶緣層，且在前述絶緣層 形成接觸孔後，以使位於前述背閘極區域上的前述接觸 孔開口的方式，在前述絶緣層上形成阻劑遮罩之製程； 以及 ’透過前述接觸孔，在前述背閘極區域進行離子植 :入，^已去除前述背閘極區域上之阻劑遮罩後的區域形 成背閘極拉出區域之製程。 5·如申請專利範圍第4項之半導體裝置之製造方法，其 中，在前述背閘極拉出區域的形成製程中，進行2次離 ^^直入條件不同之離子植入製程，第1次的雜質導入量 較第2次的雜質導入量多。 、 籲6.如申請專利範圍第5項之半導體裝置之製造方法，其 :丄在前述背閘極拉出區域的形成製程中，第1次的雜 =入1的條件為：使前述㈣極拉出區域與前述源極 區域相重疊的區域為前述源極區域。 7.如申請！利範圍第5項之半導體裝置之製造方法，其 中i在前述背閘極拉出區域的形成製程中，第1次加速 電£之條件為·雜質不穿透前述源極區域。一、 8·如申請^利範圍第5項之半導體裝置之製造方法，其 中，在前述背閘極拉出區域的形成製程中，第2次加速 318139 25 1297913 電壓之條件為：雜質穿透前述源極區域，並且在較前述 源極區域更深之深部，形成前述接觸孔的開口部形狀之 前述背閘極拉出區域。
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