JPH0778885A - Ｃ−ｍｏｓレベルシフタ - Google Patents
Ｃ−ｍｏｓレベルシフタInfo
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- JPH0778885A JPH0778885A JP5222498A JP22249893A JPH0778885A JP H0778885 A JPH0778885 A JP H0778885A JP 5222498 A JP5222498 A JP 5222498A JP 22249893 A JP22249893 A JP 22249893A JP H0778885 A JPH0778885 A JP H0778885A
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Abstract
(57)【要約】
【目的】簡潔にレベルシフトができ、集積度の低下も少
なく、消費電力の大幅な増大も無いＣ−ＭＯＳレベルシ
フタ回路と構造を提供する。 【構成】Ｃ−ＭＯＳレベルシフタに関し、（１）Ｃ−Ｍ
ＯＳ集積回路のＮウェルおよびＰウェルに部分的にバッ
クゲート電圧を直流電圧またはパルス電圧で印加するこ
と、および、（２）Ｃ−ＭＯＳ集積回路のＮウェルおよ
びＰウェルを基板と分離されて形成すること、などであ
る。Ｐウェルには負のバックゲート電圧ＶBG1をＮウェ
ルには正のバックゲート電圧ＶBG2をクロック電圧ＣＬ
Ｋ１およびＣＬＫ２により印加するか、あるいは直流電
圧を印加することにより、このＣ−ＭＯＳインバータの
ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴ
のしきい電圧を正または負の方向に大きくすることがで
き、Ｃ−ＭＯＳ集積回路の中の一部分の動作電圧を上げ
ることができる。
なく、消費電力の大幅な増大も無いＣ−ＭＯＳレベルシ
フタ回路と構造を提供する。 【構成】Ｃ−ＭＯＳレベルシフタに関し、（１）Ｃ−Ｍ
ＯＳ集積回路のＮウェルおよびＰウェルに部分的にバッ
クゲート電圧を直流電圧またはパルス電圧で印加するこ
と、および、（２）Ｃ−ＭＯＳ集積回路のＮウェルおよ
びＰウェルを基板と分離されて形成すること、などであ
る。Ｐウェルには負のバックゲート電圧ＶBG1をＮウェ
ルには正のバックゲート電圧ＶBG2をクロック電圧ＣＬ
Ｋ１およびＣＬＫ２により印加するか、あるいは直流電
圧を印加することにより、このＣ−ＭＯＳインバータの
ＮチャネルＭＯＳＦＥＴおよびＰチャネルＭＯＳＦＥＴ
のしきい電圧を正または負の方向に大きくすることがで
き、Ｃ−ＭＯＳ集積回路の中の一部分の動作電圧を上げ
ることができる。
Description
【０００１】
【産業上の利用分野】本発明はＣ−ＭＯＳレベルシフタ
回路と構造に関する。
回路と構造に関する。
【０００２】
【従来の技術】従来、Ｃ−ＭＯＳレベルシフタはＭＯＳ
ＦＥＴや抵抗あるいはブートストラップに代表されるご
とくコンデンサを回路に付加してレベルシフトをさせる
のが通例であった。
ＦＥＴや抵抗あるいはブートストラップに代表されるご
とくコンデンサを回路に付加してレベルシフトをさせる
のが通例であった。
【０００３】
【発明が解決しようとする課題】しかし、上記従来技術
によるとＭＯＳＦＥＴや抵抗あるいはコンデンサなどを
回路に付加するために集積度が低下したり、消費電力が
増大するなどの課題があった。
によるとＭＯＳＦＥＴや抵抗あるいはコンデンサなどを
回路に付加するために集積度が低下したり、消費電力が
増大するなどの課題があった。
【０００４】本発明はかかる従来技術の課題を解決し、
簡潔にレベルシフトができる新しいＣ−ＭＯＳレベルシ
フタ回路と構造を提供することを目的とする。
簡潔にレベルシフトができる新しいＣ−ＭＯＳレベルシ
フタ回路と構造を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決し、上記
目的を達成するために、本発明はＣ−ＭＯＳレベルシフ
タに関し、（１）Ｃ−ＭＯＳ集積回路のＮウェルおよび
Ｐウェルに部分的にバックゲート電圧を直流電圧または
パルス電圧で印加する手段を取ること、および、（２）
Ｃ−ＭＯＳ集積回路のＮウェルおよびＰウェルを基板と
分離されて形成する手段を取ること、などの手段を取
る。
目的を達成するために、本発明はＣ−ＭＯＳレベルシフ
タに関し、（１）Ｃ−ＭＯＳ集積回路のＮウェルおよび
Ｐウェルに部分的にバックゲート電圧を直流電圧または
パルス電圧で印加する手段を取ること、および、（２）
Ｃ−ＭＯＳ集積回路のＮウェルおよびＰウェルを基板と
分離されて形成する手段を取ること、などの手段を取
る。
【０００６】
【実施例】以下、実施例により本発明を詳述する。
【０００７】図１は本発明の一実施例を示す要部の回路
図である。すなわち、Ｃ−ＭＯＳ集積回路の基本回路と
してのインバータ回路において、ＮチャネルＭＯＳＦＥ
ＴであるＮｃｈ ＴＲＳとＰチャネルＭＯＳＦＥＴであ
るＰｃｈ ＴＲＳとが直列に結合されて成り、電源電圧
ＶDDと基板電圧ＶSS（通常接地電圧ＧＮＤ）との間に使
用電圧が印加され、共通ゲートに入力電圧ＶINが印加さ
れると、出力電圧ＶOU Tが出力される際に、Ｎチャネル
ＭＯＳＦＥＴであるＮｃｈ ＴＲＳのＰウェルとＰチャ
ネルＭＯＳＦＥＴであるＰｃｈ ＴＲＳのＮウェルと半
導体基板とが各々互いに電気的にＰＮ接合分離あるいは
絶縁分離されて成り、Ｐウェルには負のバックゲート電
圧ＶBG1をＮウェルには正のバックゲート電圧ＶBG2をク
ロック電圧ＣＬＫ１およびＣＬＫ２により印加するか、
あるいは直流電圧を印加することにより、このＣ−ＭＯ
ＳインバータのＮチャネルＭＯＳＦＥＴであるＮｃｈ
ＴＲＳおよびＰチャネルＭＯＳＦＥＴであるＰｃｈ Ｔ
ＲＳのしきい電圧を正または負の方向に大きくすること
ができ、Ｃ−ＭＯＳ集積回路の中の一部分の動作電圧を
上げることができる。しきい電圧ＶTの上昇は、簡易式
では次式により、 ＶT＝ＶT(0)±γ（ＶBG）1/2 ここに、ＶT(0)はバックゲート電圧ＶBGが０Ｖの時のし
きい電圧であり、γはバックゲート電圧係数であり通常
γ＝０．４〜１．２である。すなわち、しきい電圧を
０．５Ｖの１．５Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみ
この回路を用いれば、例えば周辺の入出力回路のバック
ゲート電圧ＶBGを±１Ｖとしγ＝１と仮定すれば上式よ
りしきい電圧ＶT＝１．５Ｖと成り３Ｖ動作が可能とな
り内部は１．５Ｖで動作することと成る。さらに、しき
い電圧を１Ｖの３Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみ
この回路を用いれば、例えば周辺の入出力回路のバック
ゲート電圧ＶBGを±１Ｖとしバックゲート電圧係数γ＝
１と仮定すれば上式よりしきい電圧ＶT＝２Ｖと成り５
Ｖ動作が可能となり内部は３Ｖで動作することと成る。
なお、バックゲート電圧ＶBGは直流電圧であっても良い
が、パルス状にＮチャネルＭＯＳＦＥＴであるＮｃｈＴ
ＲＳのＰウェルとＰチャネルＭＯＳＦＥＴであるＰｃｈ
ＴＲＳのＮウェルにクロック電圧ＣＬＫ１およびＣＬＫ
２により同期して印加することにより、クロック電圧Ｃ
ＬＫ１およびＣＬＫ２を印加した時のみ高電圧駆動さ
れ、クロック電圧ＣＬＫ１およびＣＬＫ２を印加しない
時には低電圧で駆動することもできる。さらに、周辺を
低電圧で駆動し、内部を高電圧で駆動するようなことも
できる。なお、バックゲート電圧ＶBGの印加によりＭＯ
ＳＦＥＴのソースとドレイン間耐圧ＢＶDSなどの耐圧に
は余り変化は無く、ＭＯＳＦＥＴの耐圧は使用電圧に合
わせた設計的事項で対処することができる。さらに、バ
ックゲート電圧ＶBGの印加によりＭＯＳＦＥＴの動作速
度は遅くなることは無く、電子やホール（正孔）のキャ
リア移動度が大きく設定されるので、むしろ高速化され
る。また、バックゲート電圧ＶBGの印加をパルスで行な
うことにより、バックゲート電圧ＶBGの印加時のみ時分
割されてＰ−Ｎ接合の逆方向リーク電流が流れるので、
消費電力は低減される。さらに、バックゲート電圧ＶBG
の印加はウェル部へコンタクト穴を形成して該コンタク
ト穴からの引出し電極によって行なわれるので、集積度
が大幅に低減されるということもない。
図である。すなわち、Ｃ−ＭＯＳ集積回路の基本回路と
してのインバータ回路において、ＮチャネルＭＯＳＦＥ
ＴであるＮｃｈ ＴＲＳとＰチャネルＭＯＳＦＥＴであ
るＰｃｈ ＴＲＳとが直列に結合されて成り、電源電圧
ＶDDと基板電圧ＶSS（通常接地電圧ＧＮＤ）との間に使
用電圧が印加され、共通ゲートに入力電圧ＶINが印加さ
れると、出力電圧ＶOU Tが出力される際に、Ｎチャネル
ＭＯＳＦＥＴであるＮｃｈ ＴＲＳのＰウェルとＰチャ
ネルＭＯＳＦＥＴであるＰｃｈ ＴＲＳのＮウェルと半
導体基板とが各々互いに電気的にＰＮ接合分離あるいは
絶縁分離されて成り、Ｐウェルには負のバックゲート電
圧ＶBG1をＮウェルには正のバックゲート電圧ＶBG2をク
ロック電圧ＣＬＫ１およびＣＬＫ２により印加するか、
あるいは直流電圧を印加することにより、このＣ−ＭＯ
ＳインバータのＮチャネルＭＯＳＦＥＴであるＮｃｈ
ＴＲＳおよびＰチャネルＭＯＳＦＥＴであるＰｃｈ Ｔ
ＲＳのしきい電圧を正または負の方向に大きくすること
ができ、Ｃ−ＭＯＳ集積回路の中の一部分の動作電圧を
上げることができる。しきい電圧ＶTの上昇は、簡易式
では次式により、 ＶT＝ＶT(0)±γ（ＶBG）1/2 ここに、ＶT(0)はバックゲート電圧ＶBGが０Ｖの時のし
きい電圧であり、γはバックゲート電圧係数であり通常
γ＝０．４〜１．２である。すなわち、しきい電圧を
０．５Ｖの１．５Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみ
この回路を用いれば、例えば周辺の入出力回路のバック
ゲート電圧ＶBGを±１Ｖとしγ＝１と仮定すれば上式よ
りしきい電圧ＶT＝１．５Ｖと成り３Ｖ動作が可能とな
り内部は１．５Ｖで動作することと成る。さらに、しき
い電圧を１Ｖの３Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみ
この回路を用いれば、例えば周辺の入出力回路のバック
ゲート電圧ＶBGを±１Ｖとしバックゲート電圧係数γ＝
１と仮定すれば上式よりしきい電圧ＶT＝２Ｖと成り５
Ｖ動作が可能となり内部は３Ｖで動作することと成る。
なお、バックゲート電圧ＶBGは直流電圧であっても良い
が、パルス状にＮチャネルＭＯＳＦＥＴであるＮｃｈＴ
ＲＳのＰウェルとＰチャネルＭＯＳＦＥＴであるＰｃｈ
ＴＲＳのＮウェルにクロック電圧ＣＬＫ１およびＣＬＫ
２により同期して印加することにより、クロック電圧Ｃ
ＬＫ１およびＣＬＫ２を印加した時のみ高電圧駆動さ
れ、クロック電圧ＣＬＫ１およびＣＬＫ２を印加しない
時には低電圧で駆動することもできる。さらに、周辺を
低電圧で駆動し、内部を高電圧で駆動するようなことも
できる。なお、バックゲート電圧ＶBGの印加によりＭＯ
ＳＦＥＴのソースとドレイン間耐圧ＢＶDSなどの耐圧に
は余り変化は無く、ＭＯＳＦＥＴの耐圧は使用電圧に合
わせた設計的事項で対処することができる。さらに、バ
ックゲート電圧ＶBGの印加によりＭＯＳＦＥＴの動作速
度は遅くなることは無く、電子やホール（正孔）のキャ
リア移動度が大きく設定されるので、むしろ高速化され
る。また、バックゲート電圧ＶBGの印加をパルスで行な
うことにより、バックゲート電圧ＶBGの印加時のみ時分
割されてＰ−Ｎ接合の逆方向リーク電流が流れるので、
消費電力は低減される。さらに、バックゲート電圧ＶBG
の印加はウェル部へコンタクト穴を形成して該コンタク
ト穴からの引出し電極によって行なわれるので、集積度
が大幅に低減されるということもない。
【０００８】図２は本発明の他の実施例を示す要部の断
面図である。すなわち、Ｐ型のＳｉなどの半導体基板１
にはＮ型の拡散層２がＮウェルを兼ねて部分的に形成さ
れ、該Ｎ型の拡散層２内にＰウエル３が形成され、該Ｐ
ウェル３内にはＮ+拡散層から成るソース・ドレイン領
域とゲート絶縁膜４およびゲート電極５から成るＮチャ
ネルＭＯＳＦＥＴが形成され、前記Ｎ型の拡散層２は半
導体基板１とＰ−Ｎ接合で電気的に前記Ｐウェル３とを
分離する作用として働くと共にＮウェルとして用いら
れ、該ＮウェルにはＰ+拡散層から成るソース・ドレイ
ン領域とゲート絶縁膜４とゲート電極５から成るＰチャ
ネルＭＯＳＦＥＴが形成され、Ｃ−ＭＯＳ集積回路の基
本回路であるＣ−ＭＯＳインバータを構成して成る。な
お、図中のＰ型とＮ型およびＰ+型とＮ+型とは全く逆転
して構成されても良いことは言うまでもない。さて、こ
のＣ−ＭＯＳインバータは半導体基板１が接地電圧ＧＮ
Ｄに接続され、電源電圧ＶDD、基板電圧ＶSS（通常また
は他部分のＣ−ＭＯＳＦＥＴは接地電圧ＧＮＤ），共通
電極からの入力電圧ＶINおよび出力電圧ＶOUTとでイン
バータとして動作させるわけであるが、ここではＰウェ
ル３およびＮウェルでもあるＮ型拡散層２にバックゲー
ト電圧ＶBG1およびＶBG2を印加し、しきい電圧ＶTを変
化させて高電圧動作を部分的に可能としたものである。
ここでは、バックゲート電圧ＶBG1およびＶBG2を直流電
圧で印加した例を示してあるが、前述のごとくクロック
あるいはパルス状に印加しても良いことは言うまでもな
い。なお、前述と同じくしきい電圧を０．５Ｖの１．５
Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみこの回路を用いれ
ば、例えば周辺の入出力回路のバックゲート電圧ＶBGを
±１Ｖとしバックゲート電圧係数γ＝１と仮定すれば前
式よりしきい電圧ＶT＝１．５Ｖと成り３Ｖ動作が可能
となり内部は１．５Ｖで動作することと成る。さらに、
しきい電圧を１Ｖの３Ｖ動作Ｃ−ＭＯＳ集積回路の一部
のみこの回路を用いれば、例えば周辺の入出力回路のバ
ックゲート電圧ＶBGを±１Ｖとしγ＝１と仮定すれば上
式よりしきい電圧ＶT＝２Ｖと成り５Ｖ動作が可能とな
り内部は３Ｖで動作することと成る。さらに、バックゲ
ート電圧ＶBGは直流電圧であっても良いが、パルス状に
ＮチャネルＭＯＳＦＥＴであるＮｃｈＴＲＳのＰウェル
とＰチャネルＭＯＳＦＥＴであるＰｃｈＴＲＳのＮウェ
ルにクロック電圧ＣＬＫ１およびＣＬＫ２により同期し
て印加することにより、クロック電圧ＣＬＫ１およびＣ
ＬＫ２を印加した時のみ高電圧駆動され、クロック電圧
ＣＬＫ１およびＣＬＫ２を印加しない時には低電圧で駆
動することもできる。さらに、周辺を低電圧で駆動し、
内部を高電圧で駆動するようなこともできる。さらに、
バックゲート電圧ＶBGの印加により空乏層がほんの僅か
延びるがＭＯＳＦＥＴのソースとドレイン間耐圧ＢＶDS
などの耐圧には余り変化は無く、ＭＯＳＦＥＴの耐圧は
使用電圧に合わせた設計的事項で対処することができ
る。さらに、バックゲート電圧ＶBGの印加によりＭＯＳ
ＦＥＴの動作速度は遅くなることは無く、電子やホール
（正孔）のキャリア移動度が大きく設定されるので、む
しろ高速化される。また、バックゲート電圧ＶBGの印加
をパルスで行なうことにより、バックゲート電圧ＶBGの
印加時のみ時分割されてＰ−Ｎ接合の逆方向リーク電流
が流れるので、消費電力は低減される。さらに、バック
ゲート電圧ＶBGの印加はウェル部へコンタクト穴を形成
して該コンタクト穴からの引出し電極によって行なわれ
るので、集積度が大幅に低減されるということもない。
なお、図２の例では他のＣ−ＭＯＳＦＥＴはＰ型または
Ｎ型基板に通常のＣーＭＯＳＦＥＴの構造であって良
く、この図は半導体基板１とＣ−ＭＯＳＦＥＴとを完全
に電気的にＰーＮ接合や絶縁体で分離する必要のあるレ
ベルシフタ部のみに採用される構造である。
面図である。すなわち、Ｐ型のＳｉなどの半導体基板１
にはＮ型の拡散層２がＮウェルを兼ねて部分的に形成さ
れ、該Ｎ型の拡散層２内にＰウエル３が形成され、該Ｐ
ウェル３内にはＮ+拡散層から成るソース・ドレイン領
域とゲート絶縁膜４およびゲート電極５から成るＮチャ
ネルＭＯＳＦＥＴが形成され、前記Ｎ型の拡散層２は半
導体基板１とＰ−Ｎ接合で電気的に前記Ｐウェル３とを
分離する作用として働くと共にＮウェルとして用いら
れ、該ＮウェルにはＰ+拡散層から成るソース・ドレイ
ン領域とゲート絶縁膜４とゲート電極５から成るＰチャ
ネルＭＯＳＦＥＴが形成され、Ｃ−ＭＯＳ集積回路の基
本回路であるＣ−ＭＯＳインバータを構成して成る。な
お、図中のＰ型とＮ型およびＰ+型とＮ+型とは全く逆転
して構成されても良いことは言うまでもない。さて、こ
のＣ−ＭＯＳインバータは半導体基板１が接地電圧ＧＮ
Ｄに接続され、電源電圧ＶDD、基板電圧ＶSS（通常また
は他部分のＣ−ＭＯＳＦＥＴは接地電圧ＧＮＤ），共通
電極からの入力電圧ＶINおよび出力電圧ＶOUTとでイン
バータとして動作させるわけであるが、ここではＰウェ
ル３およびＮウェルでもあるＮ型拡散層２にバックゲー
ト電圧ＶBG1およびＶBG2を印加し、しきい電圧ＶTを変
化させて高電圧動作を部分的に可能としたものである。
ここでは、バックゲート電圧ＶBG1およびＶBG2を直流電
圧で印加した例を示してあるが、前述のごとくクロック
あるいはパルス状に印加しても良いことは言うまでもな
い。なお、前述と同じくしきい電圧を０．５Ｖの１．５
Ｖ動作Ｃ−ＭＯＳ集積回路の一部のみこの回路を用いれ
ば、例えば周辺の入出力回路のバックゲート電圧ＶBGを
±１Ｖとしバックゲート電圧係数γ＝１と仮定すれば前
式よりしきい電圧ＶT＝１．５Ｖと成り３Ｖ動作が可能
となり内部は１．５Ｖで動作することと成る。さらに、
しきい電圧を１Ｖの３Ｖ動作Ｃ−ＭＯＳ集積回路の一部
のみこの回路を用いれば、例えば周辺の入出力回路のバ
ックゲート電圧ＶBGを±１Ｖとしγ＝１と仮定すれば上
式よりしきい電圧ＶT＝２Ｖと成り５Ｖ動作が可能とな
り内部は３Ｖで動作することと成る。さらに、バックゲ
ート電圧ＶBGは直流電圧であっても良いが、パルス状に
ＮチャネルＭＯＳＦＥＴであるＮｃｈＴＲＳのＰウェル
とＰチャネルＭＯＳＦＥＴであるＰｃｈＴＲＳのＮウェ
ルにクロック電圧ＣＬＫ１およびＣＬＫ２により同期し
て印加することにより、クロック電圧ＣＬＫ１およびＣ
ＬＫ２を印加した時のみ高電圧駆動され、クロック電圧
ＣＬＫ１およびＣＬＫ２を印加しない時には低電圧で駆
動することもできる。さらに、周辺を低電圧で駆動し、
内部を高電圧で駆動するようなこともできる。さらに、
バックゲート電圧ＶBGの印加により空乏層がほんの僅か
延びるがＭＯＳＦＥＴのソースとドレイン間耐圧ＢＶDS
などの耐圧には余り変化は無く、ＭＯＳＦＥＴの耐圧は
使用電圧に合わせた設計的事項で対処することができ
る。さらに、バックゲート電圧ＶBGの印加によりＭＯＳ
ＦＥＴの動作速度は遅くなることは無く、電子やホール
（正孔）のキャリア移動度が大きく設定されるので、む
しろ高速化される。また、バックゲート電圧ＶBGの印加
をパルスで行なうことにより、バックゲート電圧ＶBGの
印加時のみ時分割されてＰ−Ｎ接合の逆方向リーク電流
が流れるので、消費電力は低減される。さらに、バック
ゲート電圧ＶBGの印加はウェル部へコンタクト穴を形成
して該コンタクト穴からの引出し電極によって行なわれ
るので、集積度が大幅に低減されるということもない。
なお、図２の例では他のＣ−ＭＯＳＦＥＴはＰ型または
Ｎ型基板に通常のＣーＭＯＳＦＥＴの構造であって良
く、この図は半導体基板１とＣ−ＭＯＳＦＥＴとを完全
に電気的にＰーＮ接合や絶縁体で分離する必要のあるレ
ベルシフタ部のみに採用される構造である。
【０００９】図３は、本発明のその他の実施例を示す要
部のブロック回路図である。すなわち、インバータなど
から成るゲートＧＡＴＥへの信号の入力電圧ＶINは比較
器ＣＯＭＰへも入力し、該比較器ＣＯＭＰにより高電圧
入力信号と低電圧入力信号を分離して高電圧入力信号の
時のみクロック発生器ＣＬＫＧに信号を入力して、該ク
ロック発生器によりゲートＧＡＴＥへのバックゲート電
圧を発生してクロックＣＬＫ１およびＣＬＫ２を入力電
圧ＶINが高電圧の時のみゲートＧＡＴＥに供給して出力
電圧ＶOUTを高電圧で出力し、入力電圧ＶINが低電圧の
時は出力電圧ＶO UTを低電圧で出力することができる。
なお、クロック発生器ＣＬＫＧから駆動能力の大きいク
ロックを発生させて電源電圧として供給して電源電圧を
変化させることもできる。このように、ゲートＧＡＴＥ
への入力電圧の変化に応じてしきい値電圧や電源電圧を
変化させることによりレベルシフタの動作電流を低減す
ることができる効果がある。
部のブロック回路図である。すなわち、インバータなど
から成るゲートＧＡＴＥへの信号の入力電圧ＶINは比較
器ＣＯＭＰへも入力し、該比較器ＣＯＭＰにより高電圧
入力信号と低電圧入力信号を分離して高電圧入力信号の
時のみクロック発生器ＣＬＫＧに信号を入力して、該ク
ロック発生器によりゲートＧＡＴＥへのバックゲート電
圧を発生してクロックＣＬＫ１およびＣＬＫ２を入力電
圧ＶINが高電圧の時のみゲートＧＡＴＥに供給して出力
電圧ＶOUTを高電圧で出力し、入力電圧ＶINが低電圧の
時は出力電圧ＶO UTを低電圧で出力することができる。
なお、クロック発生器ＣＬＫＧから駆動能力の大きいク
ロックを発生させて電源電圧として供給して電源電圧を
変化させることもできる。このように、ゲートＧＡＴＥ
への入力電圧の変化に応じてしきい値電圧や電源電圧を
変化させることによりレベルシフタの動作電流を低減す
ることができる効果がある。
【００１０】図４は、本発明のその他の実施例を示す要
部の電圧Ｖおよび時間ｔによるタイムチャートである。
すなわち、入力電圧ＶINにたとえば３Ｖの低電圧信号と
５Ｖの高電圧信号が入力した場合に、高電圧信号が入力
した時のみＰウエルに逆バイアスー１Ｖを印可するクロ
ックＣＬＫ１とＮウエルに逆バイアス＋１Ｖを印可する
クロックＣＬＫ２を発生させ印可してＣＭＯＳゲートの
しきい値を上げることができ、消費電力を減少すること
ができる。さらに、電源電圧を一定にしておいても良い
が、入力電圧ＶINにたとえば３Ｖの低電圧信号と５Ｖの
高電圧信号が入力した時に電源電圧を３Ｖの低電圧信号
と５Ｖの高電圧信号を印可するなどしても出力電圧Ｖ
OUTとして反転した低電圧信号と高電圧信号を得ること
ができる。なお、低電圧信号の電圧を１．５Ｖとし高電
圧信号の電圧を３Ｖとしても良いことは言うまでもな
い。
部の電圧Ｖおよび時間ｔによるタイムチャートである。
すなわち、入力電圧ＶINにたとえば３Ｖの低電圧信号と
５Ｖの高電圧信号が入力した場合に、高電圧信号が入力
した時のみＰウエルに逆バイアスー１Ｖを印可するクロ
ックＣＬＫ１とＮウエルに逆バイアス＋１Ｖを印可する
クロックＣＬＫ２を発生させ印可してＣＭＯＳゲートの
しきい値を上げることができ、消費電力を減少すること
ができる。さらに、電源電圧を一定にしておいても良い
が、入力電圧ＶINにたとえば３Ｖの低電圧信号と５Ｖの
高電圧信号が入力した時に電源電圧を３Ｖの低電圧信号
と５Ｖの高電圧信号を印可するなどしても出力電圧Ｖ
OUTとして反転した低電圧信号と高電圧信号を得ること
ができる。なお、低電圧信号の電圧を１．５Ｖとし高電
圧信号の電圧を３Ｖとしても良いことは言うまでもな
い。
【００１１】
【発明の効果】本発明により集積度の低下も少なく、消
費電力の大幅な増大も無いＣ−ＭＯＳレベルシフタを提
供することができる効果がある。
費電力の大幅な増大も無いＣ−ＭＯＳレベルシフタを提
供することができる効果がある。
【図１】本発明の一実施例を示す要部の回路図である。
【図２】本発明の他の実施例を示す要部の断面図であ
る。
る。
【図３】本発明のその他の実施例を示す要部のブロック
回路図である。
回路図である。
【図４】本発明のその他の実施例を示す要部のタイムチ
ャートである。
ャートである。
１・・・・・・・・・・・半導体基板 ２・・・・・・・・・・・拡散層およびウェル ３・・・・・・・・・・・ウェル ４・・・・・・・・・・・ゲート絶縁膜 ５・・・・・・・・・・・ゲート電極 ＶDD・・・・・・・・・・電源電圧 ＶSS・・・・・・・・・・基板電圧 ＶIN・・・・・・・・・・入力電圧 ＶOUT ・・・・・・・・・出力電圧 ＧＮＤ・・・・・・・・・接地電圧 ＣＬＫ１，ＣＬＫ２・・・クロック ＶBG1，ＶBG2・・・・・・バックゲート電圧 Ｐ・・・・・・・・・・・Ｐ型半導体 Ｎ・・・・・・・・・・・Ｎ型半導体 Ｐ+ ・・・・・・・・・・高濃度Ｐ型拡散層（Ｐチャネ
ルＭＯＳＦＥＴのソース・ドレイン拡散層） Ｎ+ ・・・・・・・・・・高濃度Ｎ型拡散層（ｎチャネ
ルＭＯＳＦＥＴのソース・ドレイン拡散層） Ｎｃｈ ＴＲＳ・・・・・ＮチャネルＭＯＳ型電界効果
トランジスタ Ｐｃｈ ＴＲＳ・・・・・ＮチャネルＭＯＳ型電界効果
トランジスタ ＣＬＫＧ・・・・・・・・クロック発生器 ＣＯＭＰ・・・・・・・・比較器 ｔ・・・・・・・・・・・時間 Ｖ・・・・・・・・・・・電圧 ＧＡＴＥ・・・・・・・・ゲート
ルＭＯＳＦＥＴのソース・ドレイン拡散層） Ｎ+ ・・・・・・・・・・高濃度Ｎ型拡散層（ｎチャネ
ルＭＯＳＦＥＴのソース・ドレイン拡散層） Ｎｃｈ ＴＲＳ・・・・・ＮチャネルＭＯＳ型電界効果
トランジスタ Ｐｃｈ ＴＲＳ・・・・・ＮチャネルＭＯＳ型電界効果
トランジスタ ＣＬＫＧ・・・・・・・・クロック発生器 ＣＯＭＰ・・・・・・・・比較器 ｔ・・・・・・・・・・・時間 Ｖ・・・・・・・・・・・電圧 ＧＡＴＥ・・・・・・・・ゲート
Claims (2)
- 【請求項１】Ｃ−ＭＯＳ集積回路のＮウェルおよびＰウ
ェルに部分的にバックゲート電圧を直流電圧またはパル
ス電圧で印加することを特徴とするＣ−ＭＯＳレベルシ
フタ。 - 【請求項２】Ｃ−ＭＯＳ集積回路のＮウェルおよびＰウ
ェルが基板と分離されて成ることを特徴とするＣ−ＭＯ
Ｓレベルシフタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222498A JPH0778885A (ja) | 1993-09-07 | 1993-09-07 | Ｃ−ｍｏｓレベルシフタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5222498A JPH0778885A (ja) | 1993-09-07 | 1993-09-07 | Ｃ−ｍｏｓレベルシフタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778885A true JPH0778885A (ja) | 1995-03-20 |
Family
ID=16783378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5222498A Pending JPH0778885A (ja) | 1993-09-07 | 1993-09-07 | Ｃ−ｍｏｓレベルシフタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778885A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| US8390336B2 (en) | 2009-09-08 | 2013-03-05 | Renesas Electronics Corporation | Semiconductor apparatus and breakdown voltage control method of the same |
-
1993
- 1993-09-07 JP JP5222498A patent/JPH0778885A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054762A1 (fr) * | 1997-05-30 | 1998-12-03 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur et son procede d'excitation |
| US6774440B1 (en) * | 1997-05-30 | 2004-08-10 | Sharp Kabushiki Kaisha | Semiconductor device and method for driving the same |
| US8390336B2 (en) | 2009-09-08 | 2013-03-05 | Renesas Electronics Corporation | Semiconductor apparatus and breakdown voltage control method of the same |
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