CN102013413A - 半导体装置和半导体装置的击穿电压控制方法 - Google Patents

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Abstract

本发明涉及半导体装置和半导体装置的击穿电压控制方法。半导体装置基于第一电压、低于第一电压的第二电压、以及处于第一和第二电压之间的第三电压进行操作，并且包括：输出电路，该输出电路至少包括一个其中具有从第二到第一电压的范围的振幅的信号被输入到栅极的晶体管；和控制电路，该控制电路生成控制被包括在输出电路中的晶体管的栅极电压的第一控制信号、控制晶体管的背栅区域中的电压的第二控制信号、以及控制深阱区域中的电压的第三控制信号。控制电路将第一和第二控制信号之间的电压差设置为等于或者小于第一和第三电压之间的电压差以及第二和第三电压之间的电压差中的较大的一个。

Description

半导体装置和半导体装置的击穿电压控制方法
通过引用并入
本申请基于并且要求2009年9月8日提交的日本专利申请No.2009-206657的优先权，其内容通过引用整体合并于此。
技术领域
本发明涉及一种半导体装置并且特别涉及其中具有等于或者大于晶体管的击穿电压的振幅的信号被输入到晶体管的栅极的半导体装置。
背景技术
为了减少半导体装置的芯片尺寸已经开发半导体微制造技术。然而，在微制造工艺中制造的晶体管具有低击穿电压，并且当在微制造工艺中制造的半导体装置中处理具有与其原来所具有的电压振幅相同的电压振幅的信号时，信号的振幅超过晶体管的击穿电压，这导致半导体装置的击穿。因此，即使通过半导体装置的制造工艺微制造器件，微制造工艺不能够被用于处理具有大振幅的信号的电路，这引起半导体装置的芯片尺寸不能够被充分地减少的问题。
为了解决此问题，国际专利公开No.WO97/08833和日本未经审查的专利申请公开No.H11-176950公布用于处理具有等于或者大于晶体管的击穿电压的信号的技术的一个示例。根据其中公布的技术，晶体管被连接在电源端子和接地端子之间的多级中，并且被施加给每个晶体管的电压被抑制到击穿电压或者更低。国际专利公开No.WO97/08833和日本未经审查的专利申请公开No.H11-176950从而形成一种电路，该电路处理具有等于或者大于晶体管的击穿电压的振幅的信号。
此外，日本未经审查的专利申请公开No.H07-78885公布一种技术，该技术涉及将具有小振幅的输入信号转换为具有大振幅的输出信号的电平移位器。根据其中公布的技术，反相器由被串联地连接在电源端子和接地端子之间的NMOS晶体管和PMOS晶体管组成。NMOS晶体管和PMOS晶体管的背栅电压被调节为对于具有比反相器的阈值电压小的振幅的输入信号反转输出信号的逻辑电平，从而控制反相器的PMOS晶体管和NMOS晶体管的阈值电压。日本未经审查的专利申请公开No.H07-78885从而允许反相器的阈值电压对应于输入信号的振幅并且反转具有大于输入信号的振幅的输出信号的逻辑电平。
发明内容
在国际专利公开No.WO97/08833、日本未经审查的专利申请公开No.H11-176950以及日本未经审查的专利申请公开No.H07-78885中，主要通过栅极电压和背栅电压之间的电压差确定晶体管的击穿电压，并且，没有超过击穿电压的信号被施加给晶体管的栅极。因此，在输入具有超过一个晶体管的击穿电压的振幅的信号的情况下，其中公开的技术不能充分地保护晶体管。因此，在国际专利公开No.WO97-08833和日本未经审查的专利申请公开No.H11-176950中公开的技术中，必须使用许多的电路器件以形成多级电路来抑制被施加给每个晶体管的电压，并且因此存在芯片尺寸不能够被充分地减小的问题。此外，在日本未经审查的专利申请公开No.H07-78885中公开的技术中，尽管晶体管的阈值能够被控制，但是必须使用能够充分地对应输入信号的振幅的击穿电压，并且还存在芯片面积不能够被充分地减小的问题。
本发明的第一示例性方面是半导体装置，该半导体装置基于用于提供第一电压的第一电源、用于提供低于第一电压的第二电压的第二电源、以及用于提供处于第一电压和第二电压之间的第三电压的第三电源进行操作，其包括：输出电路，该输出电路包括至少一个晶体管，其中具有从第二电压到第一电压的范围的振幅的信号被输入到所述至少一个晶体管的栅极，并且输出具有从第二电压到第一电压的范围的振幅的第一输出信号；和控制电路，该控制电路基于输入信号，生成用于控制被包括在输出电路中的晶体管的栅极处的电压的第一控制信号、用于控制晶体管的背栅区域中的电压的第二控制信号、以及用于控制提供背栅区域和半导体衬底区域之间的电气隔离的深阱区域中的电压的第三控制信号，其中控制电路将第一控制信号和第二控制信号之间的电压差设置为等于或者小于第一电压和第三电压之间的电压差以及第二电压和第三电压之间的电压差中的较大的一个。
本发明的第二示例性方面是半导体装置的击穿电压控制方法，该半导体装置包括MOS晶体管，其中具有比击穿电压大的振幅电压的信号被输入到栅极，该方法包括：当使MOS晶体管导通时，控制MOS晶体管的背栅电压以将被输入到栅极的电压和背栅电压之间的电压差设置为等于或者小于击穿电压；并且当使MOS晶体管不导通时，控制MOS晶体管的背栅电压以将被输入到栅极的电压和背栅电压设置为基本上相同的电压。
在根据本发明的示例性方面的半导体装置和半导体装置的击穿电压控制方法中，根据被输入到晶体管的栅极的信号的电压电平控制背栅区域的电压。然后，背栅区域中的电压和被施加给晶体管的栅极的电压之间的电压差被设置为小于被输入到晶体管的栅极的信号的振幅电压。根据本发明的示例性实施例的半导体装置和半导体装置的击穿电压控制方法从而能够即使当具有比晶体管的击穿电压大的振幅电压的信号被输入到晶体管时防止晶体管被击穿。
根据本发明的示例性方面的半导体装置和半导体装置的击穿电压控制方法使得能够通过使用具有比输入信号的信号振幅电压小的击穿电压的晶体管构造电路来减少芯片面积。
附图说明
结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：
图1是根据第一示例性实施例的半导体装置的框图；
图2是根据第一示例性实施例的第一控制信号生成器的电路图；
图3是根据第一示例性实施例的第二控制信号生成器的电路图；
图4是根据第一示例性实施例的第三控制信号生成器的电路图；
图5是示出根据第一示例性实施例的第三控制信号生成器的操作的时序图；
图6是根据第一示例性实施例的输出电路的电路图；
图7是半导体装置的截面图，其示出用于根据第一示例性实施例的输出电路的晶体管的结构；
图8是示出根据第一示例性实施例的半导体装置的操作的时序图；
图9是示出根据第二示例性实施例的半导体装置的框图；以及
图10是示出根据第二示例性实施例的输出电路和缓冲器电源电路的操作的时序图。
具体实施方式
[第一示例性实施例]
在下文中参考附图将会描述本发明的示例性实施例。首先，根据本发明的半导体装置基于提供第一电压VH的第一电源、提供低于第一电压VH的第二电压VL的第二电源、以及提供处于第一电压VH和第二电压VL之间的第三电压VM的第三电源进行操作。尽管第一电压VH至第三电压VM具有任意的电压值，但是在下面的描述中假定第一电压VH和第二电压VL具有与第三电压VM的相同的电压差并且具有彼此不同的极性。例如，假定第一电压VH是5V，第二电压VL是-5V，并且第三电压VM是0V(接地电压GND)。
图1是根据第一示例性实施例的半导体装置1的框图。参考图1，半导体装置1包括控制电路10和输出电路20。控制电路10基于输入信号IN生成控制被包括在输出电路20中的晶体管的栅极的电压的第一控制信号、控制晶体管的背栅区域的电压的第二控制信号、以及控制提供背栅区域和半导体衬底区域之间的电气隔离的深阱区域的电压的第三控制信号。输出电路20至少包括一个晶体管，其中具有从第二电压VL到第一电压VH的范围的振幅的信号被输入到它的栅极，并且输出具有从第一电压VH到第二电压VL的范围的振幅的第一输出信号OUT。
在根据示例性实施例的半导体装置1中，控制电路10分析对应于输入信号IN的第一输出信号OUT的电压电平。然后，控制电路10以第一输出信号OUT的电压电平对应于输入信号的方式确定要被施加给组成输出电路20的各晶体管的第一控制信号至第三控制信号的值。这时，控制电路10将第一控制信号与第二控制信号之间的电压差设置为等于或者小于第一电压VH和第三电压VM之间的电压差以及第二电压VL和第三电压VM之间的电压差中的较大的一个。在本示例性实施例中，第一电压VH和第三电压VM之间的电压差以及第二电压VL和第三电压VM之间的电压差基本上是相同的值(例如，5V)。在下面的描述中，描述控制电路10和输出电路20的详情。
图1中所示的控制电路10包括输入信号分析器11、第一控制信号生成器12、第二控制信号生成器3、第三控制信号生成器14、第一电源开关15、以及第二电源开关16。
输入信号分析器11分析输入信号IN并且输出指定要被施加给每个晶体管的第一控制信号至第三控制信号的电压电平的信号电平指定信号。信号电平指定信号被施加给第一控制信号生成器12、第二控制信号生成器13以及第三控制信号生成器14。此外，输入信号分析器11分析输入信号IN并且将电源开关信号INH和INL分别输入到第一电源开关15和第二电源开关16。注意被输入到输入信号分析器11的输入信号IN可以是具有模拟值的模拟信号或者通过数值表示输出信号OUT的电压电平的数字信号。
第一控制信号生成器12基于信号电平指定信号生成具有从第三电压VM到第一电压VH的范围的振幅的第一控制信号至第三控制信号。在图1的示例中，信号N1VG、P1VG、N5VG、P2VG以及N3VG被生成作为第一控制信号，信号P2BG和P3BG被生成作为第二控制信号，并且信号N2DNW和N3DNW被生成作为第三控制信号。
在下文中描述第一控制信号生成器12的电路的详情。图2是第一控制信号生成器12的电路图。参考图2，第一控制信号生成器12包括PMOS晶体管P10和NMOS晶体管N10。PMOS晶体管P10和NMOS晶体管N10被串联地连接在第一电源和第三电源之间并且形成反相器。反相器反转通过输入端子INch输入的信号电平指定信号的逻辑电平并且输出反转的信号。第一控制信号生成器12包括与要被输出的控制信号的数目相同数目的反相器。此外，从反相器输出的第一控制信号至第三控制信号具有根据被连接至反相器的电源的电压的从第三电压VM到第一电压VH的范围的振幅。
第二控制信号生成器13基于信号电平指定信号生成具有从第二电压VL到第三电压VM的范围的振幅的第一控制信号和第二控制信号。在图1的示例中，信号P5VG、P4VG以及N4VG被生成作为第一控制信号，信号N2BG和N3BG被生成作为第二控制信号。
在下文中描述第二控制信号生成器13的详情。图3是第二控制信号生成器13的电路图。参考图3，第二控制信号生成器13包括PMOS晶体管P11和NMOS晶体管N11。PMOS晶体管P11和NMOS晶体管N11被串联地连接在第三电源和第二电源之间并且形成反相器。反相器反转通过输入端子INc1输入的信号电平指定信号的逻辑电平并且输出反转的信号。第二控制信号生成器13包括与要被输出的控制信号的数目相同的数目的反相器。此外，从反相器输出的第一控制信号和第二控制信号具有根据被连接至反相器的电源的电压的从第二电压VL到第三电压VM的范围的振幅。
第三控制信号生成器14基于信号电平指定信号生成具有从第二电压VL到第一电平VH的范围的振幅的第一控制信号。在图1的示例中，信号N2VG和P3VG被生成作为第一控制信号。
在下文中描述第三控制信号生成器14的电路的详情。图4是第三控制信号生成器14的电路图。第三控制信号生成器14包括与要被输出的第一控制信号的数目相同的数目的图4中所示的电路。参考图4，第三控制信号生成器14包括PMOS晶体管P12至P14和NMOS晶体管N12至N14。PMOS晶体管P12和NMOS晶体管N12被串联地连接在第一电源和第三电源之间并且形成第一反相器。第一反相器反转通过输入端子IN1输入的信号电平指定信号的逻辑电平并且输出反转的信号。从第一反相器输出的信号具有从第三电压到第一电压的范围的振幅。
PMOS晶体管P13和NMOS晶体管N13被串联地连接在第三电源和第二电源之间并且形成第二反相器。第二反相器反转通过输入端子IN4输入的信号电平指定信号的逻辑电平并且输出反转的信号。从第二反相器输出的信号具有从第二电压到第三电压的范围的振幅。
PMOS晶体管P14的栅极被提供有信号电平指定信号，PMOS晶体管P14的源极被连接至第一反相器的输出，并且PMOS晶体管P14的漏极被连接至输出结点。PMOS晶体管P14通过输入端子IN2接收信号电平指定信号，并且信号电平指定信号的电压被固定为第三电压VM。
NMOS晶体管N14的栅极被提供有信号电平指定信号，NMOS晶体管N14的源极被连接至第二反相器的输出，并且NMOS晶体管N14的漏极被连接至输出结点。被施加给NMOS晶体管N14的信号电平指定信号的电压被固定为第三电压VM。此外，输出端子OUTcm被连接至输出结点。NMOS晶体管N14通过输入端子IN3接收信号电平指定信号。
在下文中描述第三控制信号生成器14的操作。图5是示出第三控制信号生成器14的操作的时序图。参考图5，在被输入到第三控制信号生成器14的信号电平指定信号当中，通过输入端子IN2和IN3输入的信号电平指定信号被固定为第三电压。
在第三控制信号生成器14输出低电平(例如，-5V)第一控制信号的情况下，输入信号分析器11输出高电平(例如，第一电压(5V))作为要被输入到输入端子IN1的信号电平指定信号，并且输出高电平(例如，第三电压(0V))作为要被输入到输入端子IN4的信号电平指定信号。第一反相器因此输出低电平(例如，第三电压(0V))，从而PMOS晶体管P14的源栅电压变成0V，并且PMOS晶体管P14进入截止状态。此外，第二反相器因此输出低电平(例如，第二电压(-5V))，从而NMOS晶体管N14的源栅电压变成5V，并且NMOS晶体管N14进入导通状态。因此，当高电平信号被输入到输入端子IN1和IN4时从第三控制信号生成器14输出的第一控制信号是低电平(例如，第二电压(-5V))。
另一方面，在第三控制信号生成器14输出高电平(例如，5V)第一控制信号的情况下，输入信号分析器11输出低电平(例如，第三电压(0V))作为要被输入到输入端子IN1的信号电平指定信号，并且输出低电平(例如，第二电压(-5V))作为要被输入到输入端子IN4的信号电平指定信号。第一反相器因此输出高电平(例如，第一电压(5V))，从而PMOS晶体管P14的源栅电压变成5V，并且PMOS晶体管P14进入导通状态。此外，第二反相器因此输出高电平(例如，第三电压(0V))，从而NMOS晶体管N14的源栅电压变成0V，并且NMOS晶体管N14进入截止状态。因此，当低电平信号被输入到输入端子IN1和IN4时，从第三控制信号生成器14输出的第一控制信号是高电平(例如，第一电压(5V))。
第一电源开关15根据从输入信号分析器11输出的作为分析输入信号的结果的电源开关信号INH，在要被输出的第三电源和第一电源之间进行切换。从第一电源开关15输出的电源是图1中所示的VHIN，其具有第一电压VH或者第三电压VM的电压值。第二电源开关16根据从输入信号分析器11输出的作为分析输入信号的结果的电源开关信号INL在要被输出的第三电源和第二电源之间进行切换。从第二电源开关16输出的电源是图1中所示的VLIN，其具有第三电压VM或者第二电压VL的电压值。
接下来，在下文中描述输出电路20的详情。图6是输出电路20的电路图。图6中所示的电路图是输出电路20的示例，并且根据本发明的输出电路20的构造不限于图6中所示的构造。参考图6，输出电路20包括第一至第四转移栅(transfer gate)和第一和第二开关晶体管。
第一转移栅由NMOS晶体管N1和PMOS晶体管P1组成。具体地，NMOS晶体管N1的漏极和PMOS晶体管P1的源极被相互连接并且形成第一转移栅的第一端子。此外，NMOS晶体管N1的源极和PMOS晶体管P1的漏极被相互连接并且形成第一转移栅的第二端子。被从第一电源开关15输出的电源VHIN被提供给第一转移栅的第一端子。然后，其逻辑电平被相互反转的第一控制信号被输入到NMOS晶体管N1的栅极和PMOS晶体管P1的栅极。注意，在图1中，通过N1VG表示被输入到NMOS晶体管N11的栅极的第一控制信号，并且通过P1VG表示被输入到PMOS晶体管P1的栅极的第一控制信号。第一控制信号N1VG和P1VG具有从第三电压VM到第一电压VH的范围的振幅。
在本示例性实施例中，NMOS晶体管N1和PMOS晶体管P1被形成在一个深阱区域21上。然后，第一电压VH被从第一电源提供到深阱区域21。此外，第三电压VM作为背栅电压被提供给NMOS晶体管N1的背栅区域。另一方面，第一电压VH作为背栅电压提供给PMOS晶体管P1的背栅区域。注意，尽管在本示例性实施例中NMOS晶体管N1和PMOS晶体管P1被形成在一个深阱区域21上，但是对于每个晶体管可以分离深阱。此外，假定根据本示例性实施例的深阱区域由N型半导体组成。
第二转移栅由NMOS晶体管N2和PMOS晶体管P2组成。具体地，NMOS晶体管N2的漏极和PMOS晶体管P2的源极被相互连接并且形成第二转移栅的第一端子。此外，NMOS晶体管N2的源极和PMOS晶体管P2的漏极被相互连接并且形成第二转移栅的第二端子。第一转移栅的第二端子被连接至第二转移栅的第一端子。此外，第二转移栅的第二端子被连接至输出端子。然后，具有从第二电压VL到第一电压VH的范围的振幅的第一控制信号N2VG被提供给NMOS晶体管N2的栅极。此外，具有第三电压VM的电压值的第一控制信号P2VG被提供给PMOS晶体管P2的栅极。
在本示例性实施例中，NMOS晶体管N2和PMOS晶体管P2分别被形成在被分离地布置的深阱区域22和23上。然后，第三控制信号N2DNW被提供给深阱区域22。此外，第二控制信号N2BG作为背栅电压被提供给NMOS晶体管N2的背栅区域。另一方面，第二控制信号P2BG被提供给深阱区域23和PMOS晶体管P2的背栅区域，作为被共同地施加给两个区域的信号。
第三转移栅由NMOS晶体管N3和PMOS晶体管P3组成。具体地，NMOS晶体管N3的漏极和PMOS晶体管P3的源极被相互连接并且形成第三转移栅的第一端子。此外，NMOS晶体管N3的源极和PMOS晶体管P3的漏极被相互连接并且形成第三转移栅的第二端子。输出端子被连接至第三转移栅的第一端子。然后，具有第三电压VM的电压值的第一控制信号N3VG被提供给NMOS晶体管N3的栅极。此外，具有从第二电压VL到第一电压VH的范围的振幅的第一控制信号P3VG被提供给PMOS晶体管P3的栅极。
在本示例性实施例中，NMOS晶体管N3和PMOS晶体管P3分别被形成在被分离地布置的深阱区域25和26上。然后，第三控制信号N3DNW被提供给深阱区域25。此外，第二控制信号N3BG作为背栅电压被提供给NMOS晶体管N3的背栅区域。另一方面，第二控制信号P3BG被提供给深阱区域26和PMOS晶体管P3的背栅区域，作为被共同地施加给两个区域的信号。
第四转移栅由NMOS晶体管N4和PMOS晶体管P4组成。具体地，NMOS晶体管N4的漏极和PMOS晶体管P4的源极被相互连接并且形成第四转移栅的第一端子。此外，NMOS晶体管N4的源极和PMOS晶体管P4的漏极被相互连接并且形成第四转移栅的第二端子。第三转移栅的第二端子被连接至第四转移栅的第一端子，并且被从第二电源开关16输出的电源VLIN被提供给第四转移栅的第二端子。然后，其逻辑电平被相互反转的第一控制信号被输入到NMOS晶体管N4的栅极和PMOS晶体管P4的栅极。注意，在图1中，通过N4VG表示被输入到NMOS晶体管N4的栅极的第一控制信号，并且通过P4VG表示被输入到PMOS晶体管P4的栅极的第一控制信号。第一控制信号N4VG和P4VG具有从第三电压VM到第一电压VH的范围的振幅。
在本示例性实施例中，NMOS晶体管N4和PMOS晶体管P4的漏极被形成在一个深阱区域27上。然后，第三电压VM被从第三电源提供到深阱区域27。此外，第二电压VL作为背栅电压被提供给NMOS晶体管N4的背栅区域。另一方面，第三电压VM作为背栅电压被提供给PMOS晶体管P4的背栅区域。注意，尽管在本示例性实施例中NMOS晶体管N4和PMOS晶体管P4的漏极被形成在一个深阱区域27上，但是对于每个晶体管可以分离深阱。
第一开关晶体管包括NMOS晶体管N5。NMOS晶体管N5的源极被连接至第三电源，并且NMOS晶体管N5的漏极被连接在第一转移栅的第二端子和第二转移栅的第一端子之间。此外，第一控制信号N5VG被输入到NMOS晶体管N5的栅极。在NMOS晶体管N5中，深阱区域24和背栅区域被连接至第三电源，并且第三电压被提供给这些区域。
第二开关晶体管包括PMOS晶体管P5。PMOS晶体管P5的源极被连接至第三电源，并且PMOS晶体管P5的漏极被连接在第三转移栅的第二端子和第四转移栅的第一端子之间。此外，第一控制信号P5VG被输入到PMOS晶体管P5的栅极。在PMOS晶体管P5中，深阱区域28和背栅区域被连接至第三电源，并且第三电压被提供给这些区域。
在根据示例性实施例的输出电路20中，通过第二和第三控制信号改变各晶体管，特别是NMOS晶体管N2和N3以及PMOS晶体管P2和P3的背栅电压。因此，组成根据示例性实施例的输出电路20的晶体管具有其中通过深阱区域将背栅区域与半导体衬底电气隔离的结构。图7是解释被用于输出电路20的晶体管的横截面结构的半导体装置的截面图。
参考图7，组成输出电路20的晶体管具有形成在半导体衬底Psub上的深阱区域NWE。此外，在深阱区域NEW的各上层中，形成PMOS晶体管的背栅区域MVNW和NMOS晶体管的背栅区域MVPW。背栅区域MVNW是N型半导体区域，并且背栅区域MVPW是P型半导体区域。
在背栅区域MVNW的上层中，形成源极区域(端子VS被连接到的区域)、漏极区域(端子VD被连接到的区域)、以及将电压提供给PMOS晶体管的背栅区域的背栅抽头(tap)区域(端子VBG被连接到的区域)。PMOS晶体管的漏极区域和源极区域由P型半导体组成，并且背栅抽头区域由N型半导体组成。在背栅区域MVPW的上层中，形成源极区域(端子VS被连接到的区域)、漏极区域(端子VD被连接到的区域)、以及将电压提供给NMOS晶体管的背栅区域的背栅抽头区域(端子VBG被连接到的区域)。NMOS晶体管的漏极区域和源极区域由N型半导体组成，并且背栅抽头区域由P型半导体组成。此外，栅电极(端子VG被连接到的区域)通过栅极氧化层OG形成在背栅区域MVNW和MVPW的每个表面上。
此外，在与背栅区域同一层中，形成将电压提供给深阱区域的深阱抽头区域(端子VDNW被连接到的区域)。深阱抽头区域由N型晶体管组成，并且被暴露在半导体衬底的表面上的区域的杂质浓度高。
图7中所示的PMOS晶体管和NMOS晶体管通过给深阱区域NWE提供等于或者高于半导体衬底Psub的电压的电压来提供半导体衬底Psub和背栅区域MVNW和MVPW之间的电气隔离。在本示例性实施例中，假定接地电压GND被从第三电源提供给半导体衬底Psub。因此在根据示例性实施例的输出电路20中能够根据被输入到晶体管的栅极的信号的电压电平适当地设置晶体管的背栅电压。
在下文中描述根据示例性实施例的半导体装置1的操作。图8是示出半导体装置1的操作的时序图。参考图8，取决于输出信号OUT的电压转变状态和电压电平，半导体装置1具有四个状态。具体地，半导体装置1具有第一时段TM1，其中输出信号OUT是第一电压VH；第二时段TM2，其中输出信号OUT的先前状态是第一电压VH并且当前状态是第三电压VM；第三时段TM3，其中输出信号OUT是第二电压VL；以及第四时段TM4，其中输出信号OUT的先前状态是第二电压VL并且当前状态是第三电压VM。在下面的描述中，描述四个时段中的每一个。注意，在图7的描述中，假定第一电压VH是5V，第二电压VL是-5V，并且第三电压VM是0V。
首先，描述第一时段TM1中的半导体装置1的操作。在第一时段TM1中，输入5V的信号作为输入信号IN。然后，基于输入信号IN，控制电路10以输出信号OUT变成5V的方式生成第一控制信号至第三控制信号以及电源VHIN和VLIN。
在第一时段TM1中，控制电路10输出5V作为电源VHIN并且输出0V作为电源VLIN。此外，控制电路10将第一控制信号N1VG设置为5V并且将第一控制信号P1VG设置为0V。因此组成第一转移栅的NMOS晶体管N1和PMOS晶体管P1都变成导通状态，并且第一转移栅将电源VHIN(5V)输出到第二端子(NODE-A)。
此外，控制电路10将第一控制信号N2VG设置为5V，将第二控制信号N2BG设置为0V，并且将第三控制信号N2DNW设置为5V。因此第二转移栅的NMOS晶体管N2变成导通状态。此外，控制电路10将第一控制信号P2VG设置为0V并且将第二控制信号P2BG设置为5V。因此第二转移栅的PMOS晶体管P2变成导通状态。因此，第二转移栅的两个晶体管变成导通状态，并且因此将被输入到第一端子(NODE-A)的电源VHIN的电压(5V)输出到第二端子。
此外，控制电路10将第一控制信号N5VG设置为0V。因此NMOS晶体管N5变成截止状态。
另一方面，控制电路10将第一控制信号N4VG设置为-5V并且将第一控制信号P4VG设置为0V。因此组成第四转移栅的NMOS晶体管N4和PMOS晶体管P4都变成截止状态。
此外，控制电路10将第一控制信号N3VG设置为0V，将第二控制信号N3BG设置为0V，并且将第三控制信号N3DNW设置为5V。因此第三转移栅的NMOS晶体管N3变成截止状态。此外，控制电路10将第一控制信号P3VG设置为5V并且将第二控制信号P3BG设置为5V。因此第三转移栅的PMOS晶体管变成截止状态。因此，第三转移栅进入截止状态。
此外，控制电路10将第一控制信号P5VG设置为-5V。因此PMOS晶体管P5变成导通状态。因此，0V被提供给第三转移栅和第四转移栅之间的结点(NODE-B)。
通过上面的操作，在第一时段TM1中，具有5V的电压电平的输出信号OUT通过第一和第二转移栅被输出到输出电路20的输出端子。这时，在NMOS晶体管N1中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在PMOS晶体管P1中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是5V。在NMOS晶体管N2中，源极和漏极之间的电压差是0V，栅极与背栅区域之间的电压差是5V，并且背栅区域与深阱区域之间的电压差是5V。在PMOS晶体管P2中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在NMOS晶体管N3中，源极和漏极之间的电压差是5V，栅极和背栅区域之间的电压差是0V，并且背栅区域和深阱区域之间的电压差是5V。在PMOS晶体管P3中，源极和漏极之间的电压差是5V，并且栅极和背栅区域之间的电压差是0V。在NMOS晶体管N4中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P4中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N5中，源极与漏极之间的电压差是5V，并且栅极与背栅区域之间的电压差是0V。在PMOS晶体管P5中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。因此，在第一时段TM1期间，半导体装置1处于输出信号OUT的电压是5V并且组成输出电路20的各晶体管的端子之间的电压差等于或者小于5V的状态。
接下来，描述第二时段TM2中的半导体装置1的操作。在第二时段TM2中，输入0V的信号作为输入信号IN。然后，基于输入信号IN，控制电路10以输出信号OUT变成0V的方式生成第一控制信号至第三控制信号以及电源VHIN和VLIN。此外，在从第一时段TM1到第二时段TM2的状态转变中，控制电路10进行控制以最小化输出电路20的晶体管的状态中的变化，从而抑制功率消耗的增加。
在第二时段TM2中，控制电路10输出0V作为电源VHIN并且输出0V作为电源VLIN。此外，控制电路10将第一控制信号N1VG设置为0V并且将第一控制信号P1VG设置为5V。因此组成第一转移栅的NMOS晶体管N1和PMOS晶体管P1都变成截止状态，从而第一转移栅进入截止状态。
此外，控制电路10将第一控制信号N5VG设置为5V。因此NMOS晶体管N5变成导通状态。因此，0V被提供给第一转移栅和第二转移栅之间的结点(NODE-A)。
此外，控制电路10将第一控制信号N2VG设置为5V，将第二控制信号N2BG设置为0V，并且将第三控制信号N2DNW设置为5V。因此第二转移栅的NMOS晶体管N2变成导通状态。此外，控制电路10将第一控制信号P2VG设置为0V并且将第二控制信号P2BG设置为5V。因此第二转移栅的PMOS晶体管P2变成导通状态。因此，第二转移栅的两个晶体管变成导通状态，并且因此将输入到第一端子(NODE-A)的电压(0V)输出到第二端子。
另一方面，控制电路10将第一控制信号N4VG设置为-5V并且将第一控制信号P4VG设置为0V。因此组成第四转移栅的NMOS晶体管N4和PMOS晶体管P4都变成截止状态。
此外，控制电路10将第一控制信号N3VG设置为0V，将第二控制信号N3GB设置为0V，并且将第三控制信号N3DNW设置为5V。因此第三转移栅的NMOS晶体管N3变成截止状态。此外，控制电路10将第一控制信号P3VG设置为5V并且将第二控制信号P3BG设置为5V。因此第三转移栅的PMOS晶体管变成截止状态。因此，第三转移栅进入截止状态。
此外，控制电路10将第一控制信号P5VG设置为-5V。因此PMOS晶体管P5变成导通状态。因此，0V被提供给第三转移栅和第四转移栅之间的结点(NODE-B)。
通过上面的操作，在第二时段TM2中，具有0V的电压电平的输出信号OUT通过第二转移栅被输出到输出电路20的输出端子。这时，在NMOS晶体管N1中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P1中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N2中，源极和漏极之间的电压差是0V，栅极与背栅区域之间的电压差是5V，并且背栅区域与深阱区域之间的电压差是5V。在PMOS晶体管P2中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在NMOS晶体管N3中，源极和漏极之间的电压差是0V，栅极和背栅区域之间的电压差是0V，并且背栅区域和深阱区域之间的电压差是5V。在PMOS晶体管P3中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在NMOS晶体管N4中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P4中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N5中，源极与漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是5V。在PMOS晶体管P5中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。因此，在第二时段TM2期间，半导体装置1处于输出信号OUT的电压是0V并且组成输出电路20的各晶体管的端子之间的电压差等于或者小于5V的状态。
接下来，描述第三时段TM3中的半导体装置1的操作。在第三时段TM3中，输入-5V的信号作为输入信号IN。然后，基于输入信号IN，控制电路10以输出信号OUT变成-5V的方式生成第一控制信号至第三控制信号以及电源VHIN和VLIN。
在第三时段TM3中，控制电路10输出0V作为电源VHIN并且输出-5V作为电源VLIN。此外，控制电路10将第一控制信号N1VG设置为0V并且将第一控制信号P1VG设置为5V。因此组成第一转移栅的NMOS晶体管N1和PMOS晶体管P1都变成截止状态，从而第一转移栅进入截止状态。
此外，控制电路10将第一控制信号N2VG设置为-5V，将第二控制信号N2BG设置为-5V，并且将第三控制信号N2DNW设置为0V。因此第二转移栅的NMOS晶体管N2变成截止状态。此外，控制电路10将第一控制信号P2VG设置为0V并且将第二控制信号P2BG设置为0V。因此第二转移栅的PMOS晶体管P2变成截止状态。因此，第二转移栅进入截止状态。
此外，控制电路10将第一控制信号N5VG设置为5V。因此NMOS晶体管N5变成导通状态。因此，0V被提供给第一转移栅和第二转移栅之间的结点(NODE-A)。
另一方面，控制电路10将第一控制信号N4VG设置为0V并且将第一控制信号P4VG设置为-5V。因此组成第四转移栅的NMOS晶体管N4和PMOS晶体管P4都变成截止状态，并且第四转移栅将电源VLIN(-5V)输出到第一端子(NODE-B)。
此外，控制电路10将第一控制信号N3VG设置为0V，将第二控制信号N3BG设置为-5V，并且将第三控制信号N3DNW设置为0V。因此第三转移栅的NMOS晶体管N3变成导通状态。此外，控制电路10将第一控制信号P3VG设置为-5V并且将第二控制信号P3BG设置为0V。因此第三转移栅的PMOS晶体管P3变成导通状态。因此，第三转移栅的两个晶体管变为导通状态，并且因此将被输入到第二端子(NODE-B)的电源VLIN的电压(-5V)输出到第一端子。
此外，控制电路10将第一控制信号P5VG设置为0V。因此PMOS晶体管P5变成截止状态。
通过上面的操作，在第三时段TM3中，具有-5V的电压电平的输出信号OUT通过第三和第四转移栅被输出到输出电路20的输出端子。这时，在NMOS晶体管N1中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P1中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N2中，源极和漏极之间的电压差是5V，栅极与背栅区域之间的电压差是0V，并且背栅区域与深阱区域之间的电压差是5V。在PMOS晶体管P2中，源极和漏极之间的电压差是5V，并且栅极和背栅区域之间的电压差是0V。在NMOS晶体管N3中，源极和漏极之间的电压差是0V，栅极和背栅区域之间的电压差是5V，并且背栅区域和深阱区域之间的电压差是5V。在PMOS晶体管P3中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在NMOS晶体管N4中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在PMOS晶体管P4中，源极和漏极之间的电压差是5V，并且栅极与背栅区域之间的电压差是5V。在NMOS晶体管N5中，源极与漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是5V。在PMOS晶体管P5中，源极和漏极之间的电压差是5V，并且栅极和背栅区域之间的电压差是0V。因此，在第三时段TM3期间，半导体装置1处于输出信号OUT的电压是-5V并且组成输出电路20的各晶体管的端子之间的电压差等于或者小于5V的状态。
接下来，描述第四时段TM4中的半导体装置1的操作。在第四时段TM4中，输入0V的信号作为输入信号IN。然后，基于输入信号IN，控制电路10以输出信号OUT变成0V的方式生成第一控制信号至第三控制信号以及电源VHIN和VLIN。此外，在从第三时段TM3到第四时段TM4的状态转变中，控制电路10进行控制以最小化输出电路20的晶体管的状态中的变化，从而抑制功率消耗的增加。
在第四时段TM4中，控制电路10输出0V作为电源VHIN并且输出0V作为电源VLIN。此外，控制电路10将第一控制信号N1VG设置为0V并且将第一控制信号P1VG设置为5V。因此组成第一转移栅的NMOS晶体管N1和PMOS晶体管P1都变成截止状态，从而第一转移栅进入截止状态。
此外，控制电路10将第一控制信号N2VG设置为-5V，将第二控制信号N2BG设置为-5V，并且将第三控制信号N2DNW设置为0V。因此第二转移栅的NMOS晶体管N2变成截止状态。此外，控制电路10将第一控制信号P2VG设置为0V并且将第二控制信号P2BG设置为0V。因此第二转移栅的PMOS晶体管P2变成截止状态。因此，第二转移栅进入截止状态。
此外，控制电路10将第一控制信号N5VG设置为5V。因此NMOS晶体管N5变成导通状态。因此，0V被提供给第一转移栅和第二转移栅之间的结点(NODE-A)。
另一方面，控制电路10将第一控制信号N4VG设置为-5V并且将第一控制信号P4VG设置为0V。因此组成第四转移栅的NMOS晶体管N4和PMOS晶体管P4都变成截止状态。
此外，控制电路10将第一控制信号N3VG设置为0V，将第二控制信号N3BG设置为-5V，并且将第三控制信号N3DNW设置为0V。因此第三转移栅的NMOS晶体管N3变成导通状态。此外，控制电路10将第一控制信号P3VG设置为-5V并且将第二控制信号P3BG设置为0V。因此第三转移栅的PMOS晶体管P3变成导通状态。因此，第三转移栅的两个晶体管变成导通状态，并且因此将被输入到第二端子(NODE-B)的电源VLIN的电压(-5V)输出到第一端子。
此外，控制电路10将第一控制信号P5VG设置为-5V。因此PMOS晶体管P5变成导通状态。因此，0V被提供给第三转移栅和第四转移栅之间的结点(NODE-B)。
通过上面的操作，在第四时段TM4中，具有0V的电压电平的输出信号OUT通过第三转移栅被输出到输出电路20的输出端子。这时，在NMOS晶体管N1中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P1中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N2中，源极和漏极之间的电压差是0V，栅极与背栅区域之间的电压差是0V，并且背栅区域与深阱区域之间的电压差是5V。在PMOS晶体管P2中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在NMOS晶体管N3中，源极和漏极之间的电压差是0V，栅极和背栅区域之间的电压差是5V，并且背栅区域和深阱区域之间的电压差是5V。在PMOS晶体管P3中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。在NMOS晶体管N4中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是0V。在PMOS晶体管P4中，源极和漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是0V。在NMOS晶体管N5中，源极与漏极之间的电压差是0V，并且栅极与背栅区域之间的电压差是5V。在PMOS晶体管P5中，源极和漏极之间的电压差是0V，并且栅极和背栅区域之间的电压差是5V。因此，在第四时段TM4期间，半导体装置1处于输出信号OUT的电压是0V并且组成输出电路20的各晶体管的端子之间的电压差等于或者小于5V的状态。
如上所述，在根据示例性实施例的半导体装置1中，控制电路10根据被输入到晶体管的栅极的电压控制晶体管的背栅电压。然后，控制电路10将晶体管的栅极电压和背栅电压之间的电压差设置为小于被输入到晶体管的栅极的信号的最大振幅。在上面的描述中，对输出电路20的PMOS晶体管P3和NMOS晶体管N2的控制是特别地典型的。具体地，在根据示例性实施例的半导体装置1中，即使当具有超过一个晶体管的击穿电压的振幅的信号被输入到晶体管时，通过控制晶体管的背栅电压将晶体管的栅极和背栅区域之间的电压差设置为等于或者小于晶体管的击穿电压。在上述的示例性实施例中，对于具有10V的振幅的信号被输入到它们的栅极的NMOS晶体管N2和PMOS晶体管P2来说，5V的击穿电压是足够的。因此，在根据示例性实施例的半导体装置1中，能够通过使用具有比要被处理的信号的振幅电压低的击穿电压的晶体管构造电路，并且因此能够减少半导体装置的芯片尺寸。
此外，在根据示例性实施例的半导体装置1中，控制电路10将输出电路20的晶体管的漏极和源极之间的电压差控制为小于要被处理的信号的振幅电压。因此在半导体装置1中能够减少晶体管的漏极和源极之间的击穿电压。晶体管的漏极和源极之间的击穿电压的减少使得能够使用更精细的晶体管，并且因此能够减少半导体装置的芯片尺寸。
此外，在根据示例性实施例的半导体装置1的控制电路10(例如，第三控制信号生成器14)中，第一反相器和第二反相器生成处于晶体管的击穿电压中的信号。在第三控制信号生成器14中，当第一控制信号的电压电平是第一电压VH时，NMOS开关晶体管防止第一电压VH影响第二反相器，并且，当第一控制信号的电压电平是第二电压VL时，PMOS开关晶体管防止第二电压VL影响第一反相器。因此能够通过使用具有比要被输出的第一控制信号的振幅电压低的击穿电压的晶体管构造第三控制信号生成器14。
另外，在根据示例性实施例的半导体装置1中，第三电压VM和第一电压VH之间的电压差以及第二电压VL和第三电压VM之间的电压差被设置为相同的电压。这样，通过将第三电压VM设置为第一电压VH和第二电压VL之间的中间(1/2电压)，能够最大化对于第一电压VH和第二电压VL之间的电压差的晶体管击穿保护的效果。
[第二示例性实施例]
在根据第二示例性实施例的半导体装置2中，缓冲器电路29被布置在根据第一示例性实施例的半导体装置1的输出处。根据第二示例性实施例的半导体装置2控制被提供给缓冲器电路29的电源的电压电平并且因此将组成缓冲器电路29的晶体管的栅极和背栅区域之间的电压差设置为等于或者小于晶体管的击穿电压。
图9是根据第二示例性实施例的半导体装置2的框图。参考图9，半导体装置2包括是半导体装置1的控制电路10的替代示例的控制电路10a，和是半导体装置1的输出电路20的替代示例的输出电路20a。
控制电路10a除了控制电路10之外还包括第一缓冲器电源电路17和第二缓冲器电源电路18。此外，控制电路10a输出控制第一缓冲器电源电路17的第四控制信号BH和控制第二缓冲器电源电路18的第五控制信号BL。通过控制电路10的第一控制信号生成器12输出第四控制信号BH，并且通过控制电路10的第二控制信号生成器13输出第五控制信号BL。
第一缓冲器电源电路17包括PMOS晶体管P6和NMOS晶体管N6。PMOS晶体管P6和NMOS晶体管N6被串联地连接在第一电源和第三电源之间并且形成反相器。反相器反转第四控制信号BH的逻辑电平并且输出反转的信号。被从反相器输出的信号是第一缓冲器电源VBH，其是缓冲器电路29的高电势侧电源。
第二缓冲器电源电路18包括PMOS晶体管P7和NMOS晶体管N7。PMOS晶体管P7和NMOS晶体管N7被串联地连接在第三电源和第二电源之间并且形成反相器。反相器反转第五控制信号BL的逻辑电平并且输出反转的信号。被从反相器输出的信号是第二缓冲器电源VBL，其是缓冲器电路29的低电势侧电源。
输出电路20a包括被布置在输出电路20的输出端子处的缓冲器电路29。在图9中，第一输出信号OUT1是对应于第一示例性实施例的输出信号OUT的信号，并且第二输出信号OUT2是从缓冲器电路29输出的信号。缓冲器电路29形成差分放大器。第一输出信号OUT1被输入到缓冲器电路29的非反相输入端子，并且缓冲器电路29放大第一输出信号OUT1的电流从而生成第二输出信号OUT2。差分放大器由其背栅区域被连接至第二缓冲器电源VBL的NMOS晶体管和其背栅区域被连接至第一缓冲器电源VBH的PMOS晶体管组成。此外，组成差分放大器的晶体管具有深阱区域并且因此具有其中半导体衬底和背栅区域被相互隔离的结构。
在半导体装置2中，控制电路10a根据输入信号控制从输出电路20输出的第一输出信号OUT1的电压电平。然后，控制电路10a通过使用第一缓冲器电源电路17和第二缓冲器电源电路18根据被从输出电路20输出的第一电压电平控制要被施加给缓冲器电路29的电源的电压电平。图10是解释控制电路10a的操作的时序图。
参考图10，当第一输出信号OUT1的电压电平是第一电压VH时，控制电路10a将第四控制信号BH设置为第三电压VM(例如，0V)，并且将第五控制信号BL设置为第二电压VL。然后，基于第四控制信号BH和第五控制信号BL，第一缓冲器电源VBH变成第一电压VH，并且第二缓冲器电源VBL变成第三电压VM(例如，0V)。因此，被提供给缓冲器电路29的电源之间的电压差是5V，并且电源范围是足以生成具有与第一输出信号OUT1相同的电压电平的第二输出信号OUT2的值。
此外，当第一输出信号OUT1的电压电平是第二电压VL时，控制电路10a将第四控制信号BH设置为第一电压VH，并且将第五控制信号BL设置为第三电压VM(例如，0V)。然后，基于第四控制信号BH和第五控制信号BL，第一缓冲器电源VBH变成第三电压VM(例如，0V)，并且第二缓冲器电源VBL变成第二电压VL。因此，被提供给缓冲器电路29的电源之间的电压差是5V，并且电源范围是足以生成具有与第一输出信号OUT1相同的电压电平的第二输出信号OUT2的值。
如上所述，在根据第二示例性实施例的半导体装置2中，通过使用其背栅电压是可控制的晶体管来构造缓冲器电路29，并且根据输入信号(例如，第一输出信号OUT1)移位被施加给缓冲器电路29的电源范围。因此，在缓冲器电路29中，被输入到晶体管的栅极的输入信号与晶体管的背栅电压之间的电压差能够小于输入信号的振幅电压。因此，同样在根据第二示例性实施例的半导体装置2中，能够通过使用具有比输入信号的振幅低的击穿电压的晶体管构造缓冲器电路29，并且因此能够减少芯片尺寸。
本领域的技术人员能够根据需要组合第一和第二示例性实施例。
虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明可以以权利要求的精神和范围内的各种修改来实践，并且本发明并不限于上述的示例。
此外，权利要求的范围不受到上述的示例性实施例的限制。
此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (15)

1.一种半导体装置，所述半导体装置基于用于提供第一电压的第一电源、用于提供低于所述第一电压的第二电压的第二电源、以及用于提供处于所述第一电压和所述第二电压之间的第三电压的第三电源进行操作，包括：
输出电路，所述输出电路包括至少一个晶体管，并且输出具有从所述第二电压到所述第一电压的范围的振幅的第一输出信号，其中具有从所述第二电压到所述第一电压的范围的振幅的信号被输入到所述至少一个晶体管的栅极；和
控制电路，所述控制电路基于输入信号，生成用于控制被包括在所述输出电路中的晶体管的栅极处的电压的第一控制信号、用于控制所述晶体管的背栅区域中的电压的第二控制信号、以及用于控制提供背栅区域和半导体衬底区域之间的电气隔离的深阱区域中的电压的第三控制信号，
其中所述控制电路将所述第一控制信号和所述第二控制信号之间的电压差设置为等于或者小于所述第一电压和所述第三电压之间的电压差以及所述第二电压和所述第三电压之间的电压差中的较大的一个。
2.根据权利要求1所述的半导体装置，其中
所述控制电路生成具有从所述第二电压到所述第一电压的范围的振幅的第一控制信号，
当使所述晶体管当中的NMOS晶体管导通时，所述控制电路将所述第一控制信号和所述第二控制信号之间的电压差设置为所述第一电压和所述第三电压之间的电压差，并且将所述第三控制信号和所述第二控制信号之间的电压差设置为所述第一电压和所述第三电压之间的电压差，
当使所述NMOS晶体管不导通时，所述控制电路将所述第一至第三控制信号设置为所述第二电压，
当使所述晶体管当中的PMOS晶体管导通时，所述控制电路将所述第一控制信号和所述第二控制信号之间的电压差设置为所述第二电压和所述第三电压之间的电压差，并且将所述第三控制信号和所述第二控制信号设置为所述第三电压，并且
当使所述PMOS晶体管不导通时，所述控制电路将所述第一至第三控制信号设置为所述第一电压。
3.根据权利要求2所述的半导体装置，其中所述NMOS晶体管和所述PMOS晶体管具有所述深阱区域。
4.根据权利要求1所述的半导体装置，其中
所述控制电路生成被设置为所述第三电压的第一控制信号，
当使所述晶体管当中的NMOS晶体管导通时，所述控制电路将所述第二控制信号设置为所述第二电压并且将所述第三控制信号设置为所述第三电压，
当使所述NMOS晶体管不导通时，所述控制电路将所述二控制信号设置为所述第三电压并且将所述第三控制信号设置为所述第一电压，
当使所述晶体管当中的PMOS晶体管导通时，所述控制电路将所述第二和第三控制信号设置为所述第一电压，并且
当使所述PMOS晶体管不导通时，所述控制电路将所述第二和第三控制信号设置为所述第三电压。
5.根据权利要求4所述的半导体装置，其中所述NMOS晶体管和所述PMOS晶体管具有所述深阱区域。
6.根据权利要求1所述的半导体装置，其中
所述输出电路包括：
缓冲器电路，所述缓冲器电路放大所述第一输出信号的电流并且输出被放大的信号作为第二输出信号，
所述控制电路包括：
第一缓冲器电源电路，所述第一缓冲器电源电路切换所述缓冲器电路的高电势侧电源电压；和
第二缓冲器电源电路，所述第二缓冲器电源电路切换所述缓冲器电路的低电势侧电源电压，
当所述第一输出信号是所述第一电压时，所述控制电路通过所述第一缓冲器电源电路提供所述第一电源并且通过所述第二缓冲器电源电路提供所述第三电源，并且
当所述第一输出信号是所述第二电压时，所述控制电路通过所述第一缓冲器电源电路提供所述第三电源并且通过所述第二缓冲器电源电路提供所述第二电源。
7.根据权利要求1所述的半导体装置，其中所述控制电路包括：
输入信号分析器，所述输入信号分析器分析所述输入信号并且输出用于指定要被施加给每个晶体管的所述第一至第三控制信号的电压电平的信号电平指定信号；
第一控制信号生成器，所述第一控制信号生成器基于所述信号电平指定信号生成具有从所述第三电压到所述第一电压的范围的振幅的所述第一至第三控制信号；
第二控制信号生成器，所述第二控制信号生成器基于所述信号电平指定信号生成具有从所述第二电压到所述第三电压的范围的振幅的所述第一和第二控制信号；以及
第三控制信号生成器，所述第三控制信号生成器基于所述信号电平指定信号生成具有从所述第二电压到所述第一电压的范围的振幅的所述第一控制信号。
8.根据权利要求7所述的半导体装置，其中
所述第三控制信号生成器包括：
第一反相器，所述第一反相器由被串联地连接在所述第三电源和所述第一电源之间的NMOS晶体管和PMOS晶体管组成；
PMOS开关晶体管，其中所述第三电压被施加给栅极，源极被连接至所述第一反相器的输出，并且漏极被连接至输出结点；
第二反相器，所述第二反相器由被串联地连接在所述第二电源和所述第三电源之间的NMOS晶体管和PMOS晶体管组成；以及
NMOS开关晶体管，其中所述第三电压被施加给栅极，源极被连接至所述第二反相器的输出，并且漏极被连接至所述输出结点；
所述第一反相器反转并且输出所述信号电平指定信号当中具有从所述第三电压到所述第一电压的范围的振幅的信号，并且
所述第二反相器反转并且输出所述信号电平指定信号当中具有从所述第二电压到所述第三电压的范围的振幅的信号。
9.根据权利要求1所述的半导体装置，其中
所述控制电路包括：
第一电源开关，所述第一电源开关在所述第一电源和所述第三电源之间进行切换并且根据所述输入信号输出任意一个；和
第二电源开关，所述第二电源开关在所述第二电源和所述第三电源之间进行切换并且根据所述输入信号输出任意一个，
所述输出电路包括：
第一转移栅，所述第一转移栅具有被连接至所述第一电源开关的输出的第一端子；
第二转移栅，所述第二转移栅具有被连接至所述第一转移栅的第二端子的第一端子和被连接至输出端子的第二端子；
第三转移栅，所述第三转移栅具有被连接至所述输出端子的第一端子；
第四转移栅，所述第四转移栅具有被连接至所述第三转移栅的第二端子的第一端子和被连接至所述第二电源开关的输出的第二端子；
第一开关晶体管，所述第一开关晶体管被连接在所述第三电源和所述第一和第二转移栅之间的结点之间；以及
第二开关晶体管，所述第二开关晶体管被连接在所述第三电源和所述第三和第四转移栅之间的结点之间，
通过从所述控制电路输出的所述第一至第三控制信号，控制组成所述第一至第四转移栅以及所述第一和第二开关晶体管的各晶体管的导通状态，
当从所述输出端子输出所述第一电压时，所述第三和第四转移栅以及所述第一开关晶体管变成导通状态，所述第一和第二转移栅以及所述第二开关晶体管变成截止状态，所述第一电源开关输出所述第一电源，并且所述第二电源开关输出所述第三电源，并且
当从所述输出端子输出所述第二电压时，所述第三和第四转移栅以及所述第一开关晶体管变成截止状态，所述第一和第二转移栅以及所述第二开关晶体管变成导通状态，所述第一电源开关输出所述第三电源，并且所述第二电源开关输出所述第二电源。
10.根据权利要求9所述的半导体装置，其中
所述第一电源被提供给组成所述第一转移栅的晶体管的所述深阱区域和所述背栅区域，并且
所述第二电源被提供给组成所述第四转移栅的晶体管的所述深阱区域和所述背栅区域。
11.根据权利要求1所述的半导体装置，其中所述第一电压和所述第二电压具有与所述第三电压基本上相同的电压差。
12.一种半导体装置的击穿电压控制方法，所述半导体装置包括MOS晶体管，其中具有比击穿电压大的振幅电压的信号被输入到所述MOS晶体管的栅极，所述方法包括：
当使所述MOS晶体管导通时，控制所述MOS晶体管的背栅电压，以将输入到所述栅极的电压和所述背栅电压之间的电压差设置为等于或者小于所述击穿电压；并且
当使所述MOS晶体管不导通时，控制所述MOS晶体管的背栅电压，以将输入到所述栅极的电压和所述背栅电压设置为基本上相同的电压。
13.根据权利要求12所述的半导体装置的击穿电压控制方法，其中
被输入到所述栅极的信号的振幅电压基本上是所述击穿电压的两倍，并且
当使所述MOS晶体管导通时，控制所述MOS晶体管的背栅电压，以将输入到所述栅极的电压和所述背栅电压之间的电压差设置为所述振幅电压的1/2。
14.根据权利要求12所述的半导体装置的击穿电压控制方法，其中
所述MOS晶体管包括深阱区域，所述深阱区域提供背栅区域和半导体衬底区域之间的电气隔离，其中所述背栅区域被提供有所述背栅电压，
当所述MOS晶体管具有N型导电性时，所述背栅电压和所述深阱区域的电压之间的电压差被设置为等于或者小于所述击穿电压，并且
当所述MOS晶体管具有P型导电性时，所述背栅电压和所述深阱区域的电压被设置为基本上相同的电势。
15.根据权利要求14所述的半导体装置的击穿电压控制方法，其中
被输入到所述栅极的信号的振幅电压基本上是所述击穿电压的两倍，并且
当使所述MOS晶体管导通时，控制所述MOS晶体管的背栅电压，以将输入到所述栅极的电压和所述背栅电压之间的电压差设置为所述振幅电压的1/2。
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