JP2021034493A - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器 Download PDF

Info

Publication number
JP2021034493A
JP2021034493A JP2019151654A JP2019151654A JP2021034493A JP 2021034493 A JP2021034493 A JP 2021034493A JP 2019151654 A JP2019151654 A JP 2019151654A JP 2019151654 A JP2019151654 A JP 2019151654A JP 2021034493 A JP2021034493 A JP 2021034493A
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor device
region
back gate
gate terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019151654A
Other languages
English (en)
Inventor
場色　正昭
Masaaki Bairo
正昭 場色
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2019151654A priority Critical patent/JP2021034493A/ja
Priority to PCT/JP2020/026908 priority patent/WO2021033454A1/ja
Publication of JP2021034493A publication Critical patent/JP2021034493A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】製造プロセスを複雑化せずに、低ノイズと小型化を両立させた半導体装置を提供する。【解決手段】第１半導体層と、第１半導体層に互いに設けられ、第１半導体層と反対導電型の第１及び第２主電極領域と、第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、ゲート電極と電気的に接続されたバックゲート端子とを備え、第１及び第２主電極領域並びにバックゲート端子が、素子分離領域で区画された同一の活性領域内にある。【選択図】図１４

Description

本開示に係る技術（本技術）は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサに代表される固体撮像装置等に好適なＭＯＳ電界効果型トランジスタ（ＭＯＳＦＥＴ）等のランダムノイズを低減する技術に関する。
画像を撮像する固体撮像装置としては、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサやＣＭＯＳイメージセンサがある。近年は、特別な設備投資を必要とすることなく、既存のＣＭＯＳプロセスで製造することが可能なＣＭＯＳイメージセンサが注目され、携帯電話に内蔵されたカメラシステムや監視システム等への採用が急速に進んでいる。
ＣＭＯＳイメージセンサは、光電変換を行う画素が出力するアナログの電気信号をＡＤ（Analog to Digital）変換するＡＤ変換部を有する。ＣＭＯＳイメージセンサのＡＤ変換部としては、処理の高速化等の要請から、一行に並ぶ複数の画素の全部等の２以上の画素が出力する電気信号を、並列にＡＤ変換することができる列並列型のＡＤ変換部（以下、「列並列ＡＤ変換部」ともいう）が採用されている。
列並列ＡＤ変換部は、例えば、画素の列数と同一の数等の複数のアナログ・デジタル変換器（ＡＤＣ）を、行方向に並べて配置することにより構成される。各列のＡＤＣは、その列の画素が出力する電気信号のＡＤ変換を行う。列並列ＡＤ変換部を構成するＡＤＣとしては、例えば、比較器（コンパレータ）とカウンタとを有し、所定の参照信号と画素が出力する電気信号とを比較することにより、電気信号のＡＤ変換を行う、いわばゆる参照信号比較型のＡＤＣがある。
参照信号比較型のＡＤＣとしては、例えば、シングルスロープ型ＡＤＣがある（特許文献１参照）。シングルスロープ型ＡＤＣでは、ＭＯＳＦＥＴで構成される差動入力トランジスタと、能動負荷からなるコンパレータにおいて、ランプ信号等の一定の傾きでレベルが変化する参照信号と画素が出力する画素信号とが比較され、カウンタにおいて、参照信号と電気信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間がカウントされることにより、画素が出力する電気信号がＡＤ変換される。
ところで、ＣＭＯＳイメージセンサの画質の良し悪しを示す指標として、センシングした画像の時間的なチラつきがある。これは、検出した画像データ信号が、回路を伝搬する過程において、何らかの要因によって、信号レベルが時間的にランダムなバラツキを持つことにより起こる。その原因の一つとしては、コンパレータを構成しているＭＯＳＦＥＴからなる差動入力トランジスタや能動負荷トランジスタ自体が発生させるランダムノイズが大きいと、センシングした画像データの時間的なバラつきが大きくなること分かっている。
この画像データの時間的バラつきを低減するためには、ノイズ源となっているＭＯＳＦＥＴのランダムノイズを減らすことが必要である。ＭＯＳＦＥＴのランダノイズは、フリッカーノイズ（１／ｆノイズ）、ランダム・テレグラフ・ノイズ（ＲＴＮ）及び熱雑音でほぼ決定される（非特許文献１参照）。これらのうち、フリッカーノイズやＲＴＮのノイズレベルは、ＭＯＳＦＥＴのゲート電極面積に反比例することが分かっている。
そこで、回路を構成しているＭＯＳＦＥＴのうち、ノイズ源となっているＭＯＳＦＥＴを、複数のＭＯＳＦＥＴを並列接続させたマルチフィンガー構造にしてＭＯＳＦＥＴ全体のゲート電極面積を大きくすることで、フリッカーノイズやＲＴＮを低減し、センシングした画像データの時間的バラつきを低減することができる（特許文献２参照）。しかし、ＣＭＯＳイメージセンサが様々な分野への応用が進むにつれて、小型化及び高性能化が求められている。ＣＭＯＳイメージセンサの低ノイズ化もその要求の一つであるが、ノイズ源となるＭＯＳＦＥＴのゲート電極面積を大きくする手段は、同時に回路面積も大きくしてしまい、センサの小型化との両立が難しい。このような背景から、回路面積を増加させることなく、低ノイズ化する技術が要求されている。このような要求に対して、ゲート電極とバックゲートを電気的に共通化した構造が開示されている（特許文献３参照）。
特開２０１３−９０３０５号公報 特開２０１０−９３６４１号公報 特開２０１２−１６０６５２号公報
P. Martin-Gonthier,et al., ”RTS noise impact in CMOS image sensors readout circuit”,ICECS2009, p928-931
しかしながら、特許文献３に記載の半導体装置では、バックゲート端子とＭＯＳＦＥＴのソース領域及びドレイン領域との間のＳＴＩ（ShallowTrenchIsolation）領域を、ＭＯＳＦＥＴの周囲のＳＴＩ領域よりも浅く形成する必要がある。このため、製造プロセスが複雑化するという問題がある。
本技術は、製造プロセスを複雑化せずに、低ノイズと小型化を両立させた半導体装置及び電子機器を提供することを目的とする。
本技術の一態様に係る半導体装置は、第１半導体層と、第１半導体層に互いに設けられ、第１半導体層と反対導電型の第１及び第２主電極領域と、第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、ゲート電極と電気的に接続されたバックゲート端子とを備え、第１及び第２主電極領域並びにバックゲート端子が、素子分離領域で区画された同一の活性領域内にあることを要旨とする。
本技術の一態様に係る電子機器は、第１半導体層と、第１半導体層に互いに設けられ、第１半導体層と反対導電型の第１及び第２主電極領域と、第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、ゲート電極と電気的に接続されたバックゲート端子とを備える半導体装置を有し、第１及び第２主電極領域並びにバックゲート端子が、素子分離領域で区画された同一の活性領域内にあることを要旨とする。
第１実施形態に係る固体撮像装置の等価回路図である。 第１実施形態に係る画素アレイ部の等価回路図である。 第１実施形態に係る画素の等価回路図である。 第１実施形態に係る比較器の等価回路図である。 第１実施形態に係る固体撮像装置のチップ領域の概略図である。 比較例に係る半導体装置の平面図である。 図６のＡ−Ａ´方向から見た断面図である。 ＭＯＳＦＥＴの標準構造、及びゲート電極とバックゲートを共通化した構造のそれぞれのノイズスペクトルを表すグラフである。 比較器を構成する差動入力トランジスタの平面図である。 図９のＡ−Ａ´方向から見た断面図である。 比較例に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。 第１実施形態に係る半導体装置の平面図である。 図１３のＡ−Ａ´方向から見た断面図である。 第１実施形態の第１変形例に係る半導体装置の断面図である。 第１実施形態の第２変形例に係る半導体装置の断面図である。 第１実施形態の第３変形例に係る半導体装置の断面図である。 第１実施形態の第４変形例に係る半導体装置の断面図である。 第１実施形態の第５変形例に係る半導体装置の平面図である。 図１９のＡ−Ａ´方向から見た断面図である。 図１９のＢ−Ｂ´方向から見た断面図である。 第１実施形態の第６変形例に係る半導体装置の断面図である。 第１実施形態の第７変形例に係る半導体装置の断面図である。 第２実施形態に係る半導体装置の平面図である。 図２４のＡ−Ａ´方向から見た断面図である。 図２４のＢ−Ｂ´方向から見た断面図である。 第２実施形態の変形例に係る半導体装置の平面図である。 図２７のＡ−Ａ´方向から見た断面図である。 第３実施形態に係る半導体装置の断面図である。 第３実施形態の第１変形例に係る半導体装置の断面図である。 第３実施形態の第２変形例に係る半導体装置の断面図である。 第３実施形態の第３変形例に係る半導体装置の断面図である。 第４実施形態に係る固体撮像装置の概略構成図である。 第４実施形態に係る画素の概略構成図である。 第４実施形態に係る画素回路及び比較回路の等価回路図である。 第４実施形態に係る上側基板及び下側基板の概略図である。 第４実施形態に係る差動入力トランジスタの平面図である。 図３７のＡ−Ａ´方向から見た断面図である。 第４実施形態に係る能動負荷トランジスタの平面図である。 図３９のＡ−Ａ´方向から見た断面図である。 第４実施形態に係る画素回路及び比較回路の他の等価回路図である。 第５実施形態に係る比較器の等価回路図である。 第５実施形態に係る比較器の等価回路図である。 第５実施形態に係る比較器の入力信号及び出力信号の時間変化を表すグラフである。 第５実施形態に係る重み抵抗型ＤＡコンバータの等価回路図である。
以下において、図面を参照して本技術の第１〜第５実施形態を説明する。以下の説明で参照する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。なお、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
本明細書において、固体撮像装置を含む半導体装置を構成する半導体装置の「第１主電極領域」とは、ＭＯＳＦＥＴ等の絶縁ゲート型電界効果トランジスタ（ＭＩＳＦＥＴ）、絶縁ゲート型静電誘導トランジスタ（ＭＩＳＳＩＴ）又は高電子移動度トランジスタ（ＨＥＭＴ）等のソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＭＩＳＦＥＴ等の上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。
また、「第１導電型」はｐ型又はｎ型の一方であり、「第２導電型」はｐ型又はｎ型のうちの「第１導電型」とは異なる一方を意味する。また、「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物濃度が厳密に同じであることを意味するものではない。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
（第１実施形態）
＜固体撮像装置の全体構成＞
第１実施形態として、本技術に係る半導体装置を、固体撮像装置（ＣＭＯＳイメージセンサ）に適用する場合を例示する。第１実施形態に係る固体撮像装置１００は、図１に示すように、画素アレイ部１１０と、画素アレイ部１１０からの電気信号の読み取りや所定の信号処理を行う周辺回路を備える。
第１実施形態に係る固体撮像装置１００は、周辺回路として、行アドレスや行走査を制御する行選択回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０、制御回路として内部クロックを生成するタイミング制御回路１４０を備える。更に、第１実施形態に係る固体撮像装置１００は、周辺回路として、ＡＤＣ群１５０、ランプ信号発生器としてのデジタル−アナログ変換装置（ＤＡＣ）１６０、アンプ回路１７０、信号処理回路１８０、及び水平転送線１９０を有する。更に、第１実施形態に係る固体撮像装置１００は、周辺回路として、図示しないＤＣ電源供給回路を有する。
画素アレイ部１１０は、図２に示すように、多数の画素３０がアレイ状（マトリックス状）に配列されて構成されている。画素３０は、例えば図３に示すように、例えばフォトダイオード（ＰＤ）からなる光電変換素子Ｄ１を有する。画素３０は、光電変換素子Ｄ１に対して、転送トランジスタＴ１、リセットトランジスタＴ２、増幅トランジスタＴ３、及び選択トランジスタＴ４の４つのトランジスタを能動素子として有する。また、画素３０からの信号を電圧変動として取り出すために、画素３０が列方向で共有化されている垂直信号線（ＬＳＧＮ）に定電流源負荷３１が接続されている。
光電変換素子Ｄ１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送素子としての転送トランジスタＴ１は、光電変換素子Ｄ１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。これにより、転送トランジスタＴ１は、光電変換素子Ｄ１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタＴ２は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。これにより、リセット素子としてのリセットトランジスタＴ２は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタＴ３のゲートが接続されている。即ち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタＴ３の入力ノードとして機能する。増幅トランジスタＴ３と選択トランジスタＴ４は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。このように、増幅トランジスタＴ３は、選択トランジスタＴ４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタＴ４のゲートに与えられ、選択トランジスタＴ４がオンする。選択トランジスタＴ４がオンすると、増幅トランジスタＴ３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、ＡＤＣ群１５０に出力される。これらの動作は、例えば転送トランジスタＴ１、リセットトランジスタＴ２、及び選択トランジスタＴ４の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、及び選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。リセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ及び選択制御線ＬＳＥＬはそれぞれＭ本ずつ設けられている。これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、及び選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。
図１に示したＡＤＣ群１５０は、比較器（コンパレータ）１５１、カウンタ１５２、及びラッチ１５３を有するシングルスロープ型ＡＤＣが複数列配列されている。比較器１５１は、例えば図４に示すように、差動対を構成する差動入力トランジスタＴ２１，Ｔ２２と、カレントミラー回路からなる能動負荷トランジスタＴ１１，Ｔ１２を含む差動増幅回路を有する。差動入力トランジスタＴ２１，Ｔ２２はｎ型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」ともいう）で構成され、能動負荷トランジスタＴ１１，Ｔ１２はｐ型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」ともいう）で構成される。第１実施形態に係る固体撮像装置の周辺回路においては、能動負荷トランジスタＴ１１，Ｔ１２及び差動入力トランジスタＴ２１，Ｔ２２がノイズ源となる。
比較器１５１の２つの差動入力端子には、それぞれにサンプリング容量Ｃ１，Ｃ２が直列に接続されている。比較器１５１は、ＤＡＣ１６０により生成される参照電圧を階段状に変化させたランプ波形である参照電圧（ＤＡＣ側入力）Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号（ＶＳＬ（Vertical Signal Line）側入力）を比較する。
図１に示したカウンタ１５２は、比較器１５１の比較時間をカウントする。ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。各ラッチ１５３の出力は、例えば２ｎビット幅の水平転送線１９０に接続されている。そして、水平転送線１９０に対応した２ｎ個のアンプ回路１７０、及び信号処理回路１８０が配置される。
第１実施形態に係る固体撮像装置を構成する各回路の半導体チップ上の配置図を図５に示す。図５の左右方向の中央位置において、上側から下側に向かって、画素アレイ部２０１、定電流源負荷２０５、比較器２０６、カウンタ／ラッチ回路２０７及び水平転送走査回路２０８が配置されている。図５の左側には、画素アレイ部２０１に隣接して行選択回路２０２が配置されている。また、定電流源負荷２０５及び比較器２０６に隣接してＤＡＣ２０３が配置されている。また、カウンタ／ラッチ回路２０７及び水平転送走査回路２０８に隣接して、タイミング制御回路２０４が配置されている。図５の右側には、画素アレイ部２０１に隣接してＤＣ供給回路２０９が配置されている。また、画素アレイ部２０１、定電流源負荷２０５、比較器２０６、カウンタ／ラッチ回路２０７及び水平転送走査回路２０８に隣接して、信号処理回路２１０が配置されている。
第１実施形態に係る固体撮像装置を構成する各回路は、半導体基板上に形成されたフォトダイオード、ＭＯＳＦＥＴ、バイポーラトランジスタ、抵抗素子、容量素子等の半導体デバイスを多層配線で接続することで構成される。第１実施形態に係る固体撮像装置を構成する各回路を半導体基板上に形成する方法としては、一般的なＣＭＯＳプロセスを採用可能である。
＜半導体装置の具体的構成＞
次に、本技術に係る半導体装置の具体的構成を比較例と対比しながら説明する。ＣＭＯＳイメージセンサが様々な分野への応用が進むにつれて、小型化及び高性能化が求められており、回路面積を増加させることなく、低ノイズ化が可能が技術が要求されている。
このような要求に対して、我々の研究の結果、図６及び図７に示すように、ＭＯＳＦＥＴのゲート電極（ＦＧ）５とバックゲート領域（ＢＧ）を構成するｐ型ウェル３とを電気的に共通化した構造（ＦＧ＝ＢＧ構造）が低ノイズ化に有効であることが分かった。図６及び図７では、ｐ型の半導体基板１上に、ｎ型ウェル２及びｐ型ウェル３が設けられている。ｐ型ウェル３の上部の一部にはＳＴＩ領域４が設けられており、ＳＴＩ領域４により活性領域Ａ１，Ａ２がそれぞれ区画されている。活性領域Ａ１においては、ｐ型ウェル３の上部にＭＯＳＦＥＴのｎ＋型のソース領域１１及びｎ＋型のドレイン領域１２が設けられている。一方、活性領域Ａ２において、ｐ型ウェル３の上部にｐ＋型のバックゲート端子１３が設けられている。
図８は、ＭＯＳＦＥＴの標準構造の場合と、ＭＯＳＦＦＴのＦＧ＝ＧＢ構造とした場合のそれぞれのフリッカーノイズのスペクトルを示す。図８に示すように、ＦＧ＝ＧＢ構造とすることにより、ＭＯＳＦＥＴの素子面積を大きくすることなく、ゲート入力換算ノイズ（Ｓｖｇ）で約半分のノイズ低減効果を確認した。
このＦＧ＝ＧＢ構造のＭＯＳＦＥＴを、図１に示した列並列ＡＤ変換部を構成するＡＤＣ１５１のノイズ源となっている、図４に示した比較器１５１を構成する差動入力トランジスタＴ２１，Ｔ２２に適用した構造を図９及び図１０に示す。列並列ＡＤ変換回路は、画素アレイ部１１０の列毎に対してＡＤ変換回路（カラム回路）が１個配置されるため、図１に示すように、カラム回路が水平方向に、任意の間隔（カラムピッチ）で繰り返し配置される。このような回路レイアウトでは、コンパレータを構成する差動入力トランジスタに関しても、図９及び図１０に示すように、等間隔で繰り返し配置されたレイアウトになる。
各カラム回路毎には、それぞれの列に配置された画素からの独立した電気信号が伝わるため、差動入力トランジスタＴ２１，Ｔ２２をＦＧ＝ＢＧ構造にした場合、ゲート電極５と電気的に繋がっているｐ型ウェル３は、カラム間で電気的に分離する必要がある。カラム間でｐ型ウェル３を電気的に分離するためには、差動入力トランジスタＴ２１，Ｔ２２がｎＭＯＳである場合は、ｐ型の半導体基板１とバックゲートであるｐ型ウェル３との間に、ｎ型ウェル２が設けられる。更に、カラム間のｐ型ウェル３の間には、ＳＴＩ領域４の直下にｎ型ウェル１７が設けられる。
ところで、ＣＭＯＳイメージセンサの高解像化を達成すべく、画素の微細化が進んでいる。画素の微細化か進むと、画素ピッチが縮小され、それに伴いカラムピッチも縮小する。しかし、図９及び図１０に示したＦＧ＝ＢＧ構造において、カラムピッチを縮小する場合に、差動入力トランジスタＴ２１，Ｔ２２のチャネル幅Ｗ３を縮小させると、ゲート電極５の面積が縮小することなり、ランダムノイズを悪化させてしまう。このため、カラムピッチを縮小させる場合には、カラム間のＳＴＩ領域４の幅Ｗ２と、ＳＴＩ領域４の下のｎ型ウェル１７の幅Ｗ１を縮小する必要がある。
ｎ型ウェル１７は、通常、半導体基板１にｎ型不純物をイオン注入した後、熱処理を行い不純物を活性化させることにより形成可能であるが、ｎ型ウェル１７の幅Ｗ１をある幅以下に縮小してしまうと、ｎ型ウェル１７に隣接するｐ型ウェル３間の耐圧が急激に低下する。耐圧特性が低下すると、カラム回路間でリーク電流が流れて、不良動作の原因となる。その耐圧を一定以上に保つためには、ｎ型ウェル１７の不純物濃度をより高くする必要がある。しかし、イオン注入後に高温の熱処理を行うため、Ｓｉ基板表面から深くて、高不純物濃度で、且つ幅Ｗ１の狭いｎ型ウェル１７を形成することは難しい。
これに対して、特許文献３では、ＭＯＳＦＥＴが狭い間隔で繰り返し配置されたレイアウトに対して、隣接ＭＯＳＦＥＴ間のウェル間耐圧を向上される技術が開示されている。この技術は、図１１に示すように、ｐ型の半導体基板１とｐ型ウェル（バックゲート）３を分離しているｎ型ウェル２に関して、ｐ型ウェル３とｎ型ウェル２の接合面がＳＴＩ領域４の底面より浅い位置になるように形成する。このような構造にすれば、隣接するｐ型ウェル３間の距離（破線の矢印で図示）を長くすることができるので、図９及び図１０に示した構造よりも素子分離耐圧を向上させることができる。ただし、この構造の場合、ＳＴＩ領域４が壁となって、バックゲートを構成するｐ型ウェル３を半導体基板１の上面まで引き出す経路が確保できなくなってしまう。
図１１に示した構造に対して、特許文献３では、図１２に示すように、壁となっているＳＴＩ領域４ｘの深さを周辺のＳＴＩ領域４より浅く形成することで、浅いＳＴＩ領域４ｘの下をくぐりぬけて、バックゲートを半導体基板１の上面に取り出した構造を採用している。しかしながら、このような構造を形成するためには、深さの異なるＳＴＩ領域４，４ｘを形成する必要があるため、製造プロセスが複雑化し、製造コストが増大する。
これに対して、製造プロセスを複雑化せずに、低ノイズ化と小型化を両立することが可能な第１実施形態に係る半導体装置の構造を説明する。第１実施形態に係る半導体装置は、図１３及び図１４に示すように、ｐ型のＳｉ基板からなる半導体基板１と、半導体基板１上に設けられたｎ型の半導体層であるｎ型ウェル２と、ｎ型ウェル２上に設けられたｐ型の半導体層であるｐ型ウェル３とを備える。
ｎ型ウェル２は、半導体基板１とｐ型ウェル３とを分離する機能を有する。ｐ型ウェル３は、バックゲート領域として機能する。ｐ型ウェル３には、ｎ＋型のソース領域１１及びｎ＋型のドレイン領域１２が互いに離間して設けられている。ソース領域１１及びドレイン領域１２で挟まれるチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５が設けられている。ゲート電極５の材料としては、高不純物濃度のポリシリコンを使用可能であり、ポリシリコン以外の金属材料も使用可能である。
ｐ型ウェル３には、ソース領域１１及びドレイン領域１２と離間してｐ＋型のバックゲート端子１３が設けられている。バックゲート端子１３は、ｐ型ウェル３よりも高不純物濃度のウェルタップ領域で構成されている。バックゲート端子１３と、ソース領域１１及びドレイン領域１２との間にはＳＴＩ領域４が介在していない。即ち、バックゲート端子１３、ソース領域１１及びドレイン領域１２は、ＳＴＩ領域４で囲まれた同一の活性領域Ａ０内に設けられている。
ｎ型ウェル２と、ｐ型ウェル３との接合面は、ＳＴＩ領域４よりも浅く、ソース領域１１及びドレイン領域１２より深い位置になるように設けられている。このため、隣接する比較器１５１を構成するＭＯＳＦＥＴとの間の電気的な耐圧が確保される。
図１３に示すように、ソース領域１１上には、メタルコンタクト３１，３２が配置されている。ドレイン領域１２上には、メタルコンタクト３３，３４が配置されている。ゲート電極５上には、メタルコンタクト３５が配置されている。バックゲート端子１３上には、メタルコンタクト３６，３７が配置されている。
バックゲート端子１３は、ゲート電極５と電気的に共通（同電位）である。図示を省略するが、バックゲート端子１３は、メタルコンタクト３５，３６，３７等のメタルコンタクト及び多層配線を介してゲート電極５と電気的に接続されている。図１４に示すように、ソース領域１１、ドレイン領域１２及びバックゲート端子１３の上部には、シリサイド層２１，２２，２３がそれぞれ設けられている。シリサイド層２１，２２，２３の材料としては、例えばコバルト（Ｃｏ）シリサイドや、ニッケル（Ｎｉ）シリサイドからなる。なお、図１３の平面レイアウトでは、図１４に示したシリサイド層２１，２２，２３や多層配線を省略している。
図１３及び図１４に示すように、ソース領域１１と、バックゲート端子１３との間に挟まれたｐ型ウェル３上には、分離膜（シリサイドブロック層）６が設けられている。分離膜６は、分離膜６直下のシリサイド層の形成を防止し、ソース領域１１及びドレイン領域１２とバックゲート端子１３とのシリサイド層を介した短絡を防止する機能を有する。ＣＭＯＳプロセスでは、Ｓｉからなる半導体基板１とメタルコンタクト３１〜３６の接触抵抗を低減するシリサイドプロセスが用いることは一般的だが、このプロセスを用いた場合、ＳＴＩ領域４により被覆されていないＳｉからなる半導体基板１表面に関しては、シリサイドの形成を防止する分離層６を配置しない領域は、全てシリサイド化される。
分離膜６は、例えばゲート電極５と同一材料からなり、ゲート電極５と同時に形成可能である。分離膜６がゲート電極５と同一材料の場合、ゲート電極５は多結晶Ｓｉ等の導電体である場合が多く、電位が揺れないように、分離膜６を、図示しないメタルコンタクトや配線等で半導体基板１等に電気的に接続して電位固定することが好ましい。分離膜６は、ゲート電極５と同一材料の層と、ゲート絶縁膜（不図示）との積層構造であってもよい。分離膜６は、ゲート電極５と同一材料以外にも、窒化物や二酸化シリコン（ＳｉＯ２）等のシリコン（Ｓｉ）系酸化物等の絶縁材料も使用可能である。分離膜６を絶縁材料で形成する場合には、分離膜６の電位を固定させなくてよい。
第１実施形態に係る半導体装置によれば、ＭＯＳＦＥＴのソース領域１１及びドレイン領域１２とバックゲート端子１３とが、ＳＴＩ領域４で囲まれた同一の活性領域Ａ０内に設けられている。このため、図１２に示した構造と比較して、ＳＴＩ領域４の深さを部分的に変えずにバックゲート端子１３を設けることが可能であり、製造プロセスが容易となる。また、第１実施形態に係る半導体装置では、隣接ＭＯＳＦＥＴ間のウェル間耐圧も確保でき、回路の小型化にも適した構造である。したがって、製造コストを増加させることなく、低ノイズ化と回路の小型化の両立が可能となる。
第１実施形態に係る半導体装置は、固体撮像装置を構成するＭＯＳＦＥＴのうち、ノイズ源となるＭＯＳＦＥＴに好適である。例えば、第１実施形態に係る半導体装置を、図４に示した比較器１５１の差動入力トランジスタＴ２１，Ｔ２２に適用することにより、周辺回路のランダムノイズが従来構造に対して約１３％程度低減できることを確認した。
＜第１実施形態の第１変形例＞
第１実施形態の第１変形例に係る半導体装置は、図１５に示すように、半導体装置がｐＭＯＳで構成されている点が、図１４に示した第１実施形態に係る半導体装置と異なる。第１実施形態の第１変形例に係る半導体装置は、ｐ型の半導体基板１と、半導体基板１上に設けられたｎ型の半導体層であるｎ型ウェル７とを備える。
ｎ型ウェル７の上部には、ｐ＋型のソース領域４１及びｐ＋型のドレイン領域４２が設けられている。ソース領域４１及びドレイン領域４２に挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５が設けられている。ｎ型ウェル７と半導体基板１との接合面は、ＳＴＩ領域４よりも浅く、ソース領域４１及びドレイン領域４２よりも深い。
ｎ型ウェル７の上部には、ソース領域４１及びドレイン領域４２から離間して、ｎ＋型のバックゲート端子４３が設けられている。バックゲート端子４３は、ｎ型ウェル７よりも高不純物濃度のウェルタップ領域で構成されている。バックゲート端子４３は、ゲート電極５に電気的に接続されて同電位となる。バックゲート端子４３と、ソース領域４１及びドレイン領域４２との間にはＳＴＩ領域４が介在しない。即ち、バックゲート端子４３と、ソース領域４１及びドレイン領域４２とは、ＳＴＩ領域４に囲まれた同一の活性領域Ａ０内に設けられている。
バックゲート端子４３と、ソース領域４１及びドレイン領域４２の間のｎ型ウェル７上には分離膜６が設けられている。バックゲート端子４３、ソース領域４１及びドレイン領域４２の上部には、シリサイド層２１，２２，２３がそれぞれ設けられている。ＣＭＯＳプロセスにおいてサリサイド工程を実施しない場合には、シリサイド層２１，２２，２３は設けられていなくてもよい。第１実施形態の第１変形例に係る半導体装置の他の構成は、図１４に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第１変形例に係る半導体装置によれば、半導体装置がｐＭＯＳで構成されている場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第１実施形態の第２変形例＞
第１実施形態の第２変形例に係る半導体装置は、図１６に示すように、ｐ型の半導体基板１と、ｎ型ウェル（バックゲート領域）７との間に設けられた、ｎ型の半導体層であるｎ型ウェル８、及びｐ型の半導体層であるｐ型ウェル９を更に備える点が、図１４に示した第１実施形態に係る半導体装置と異なる。ｎ型ウェル７とｐ型ウェル９との接合面は、ＳＴＩ領域４より浅く、ソース領域１１及びドレイン領域１２より深い位置に設けられている。
一般的なＣＭＯＳプロセスでは、半導体基板１上に形成された回路の間で信号の干渉が起こらないように、ノイズを出す回路をウェルで囲み、電気的分離を強固に行う場合がある。ここでは、ｎ型ウェル８が、半導体基板１とｎ型ウェル７とを電気的に分離する。更に、ｐ型ウェル９が、ｎ型ウェル８とｎ型ウェル７とを電気的に分離する。第１実施形態の第２変形例に係る半導体装置の他の構成は、図１４に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第２変形例に係る半導体装置によれば、ｎ型ウェル８及びｐ型ウェル９を更に備える場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
なお、ｐ型の半導体基板１の代わりに、ｎ型の半導体基板を使用してもよい。この場合、例えばｎ型の半導体基板上に、ｐ型ウェル、ｎ型ウェル及びｐ型ウェル（バックゲート領域）を設け、ｐ型ウェル（バックゲート領域）に、ｎ＋型のソース領域、ｎ＋型のドレイン領域及びｐ＋型のバックゲート端子を設けてよい。或いは、ｎ型の半導体基板上に、ｐ型ウェル、ｎ型ウェル（バックゲート領域）を設け、ｎ型ウェル（バックゲート領域）に、ｐ＋型のソース領域、ｐ＋型のドレイン領域及びｎ＋型のバックゲート端子を設けてよい。
＜第１実施形態の第３変形例＞
第１実施形態の第３変形例に係る半導体装置は、図１７に示すように、バックゲート端子１３ａを構成する高不純物濃度のウェルタップ領域（拡散層）が無い点が、図１４に示した第１実施形態に係る半導体装置と異なる。
第１実施形態の第３変形例では、図１７に破線で模式的に示すように、バックゲート端子１３ａは、分離膜６直下のｐ型ウェル３をソース領域１１と共に挟む、ｐ型ウェル３の一部で構成されている。第１実施形態の第３変形例に係る半導体装置の他の構成は、図１４に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第３変形例に係る半導体装置によれば、バックゲート端子１３ａを、低抵抗化のための高不純物濃度のウェルタップ領域（拡散層）で構成する代わりに、ｐ型ウェル３の一部で構成する場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。更に、ソース領域１１の近傍に、ソース領域１１と逆極性の高不純物濃度のウェルタップ領域（拡散層）が無いため、ソース領域１１の接合容量を低減することができる。
＜第１実施形態の第４変形例＞
第１実施形態の第４変形例に係る半導体装置は、図１８に示すように、バックゲート端子４３ａを構成する高不純物濃度のウェルタップ領域（拡散層）が無い点が、図１５に示した第１実施形態の第１変形例に係る半導体装置と異なる。また、第１実施形態の第４変形例に係る半導体装置は、半導体装置がｐＭＯＳで構成されている点が、図１７に示した第１実施形態の第３変形例に係る半導体装置と異なる。
第１実施形態の第４変形例では、図１８に破線で模式的に示すように、バックゲート端子４３ａは、分離膜６直下のｎ型ウェル７をソース領域４１と共に挟む、ｎ型ウェル７の一部で構成されている。第１実施形態の第３変形例に係る半導体装置の他の構成は、図１５に示した第１実施形態の第１変形例に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第４変形例に係る半導体装置によれば、半導体装置がｐＭＯＳで構成されており、バックゲート端子４３ａを、低抵抗化のための高不純物濃度のウェルタップ領域（拡散層）で構成する代わりに、ｎ型ウェル７の一部で構成する場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。更に、ソース領域４１の近傍に、ソース領域４１と逆極性の高不純物濃度のウェルタップ領域（拡散層）が無いため、ソース領域４１の接合容量を低減することができる。
＜第１実施形態の第５変形例＞
第１実施形態の第５変形例に係る半導体装置は、図１９に示すように、ＳＴＩ領域４が、平面パターン上、バックゲート端子１３とＭＯＳＦＥＴのソース領域１１の間に延在する凸部４ａ，４ｂを有する点が、図１４に示した第１実施形態に係る半導体装置と異なる。
図１９では、分離膜６直下の凸部４ａ，４ｂの平面パターンを破線で模式的に示している。図１９の凸部４ａ上を通過するＡ−Ａ方向から見た断面を図２０に示す。また、図２０の凸部４ａ，４ｂの間を通過するＢ−Ｂ方向から見た断面を図２１に示す。凸部４ａ，４ｂの深さは、周辺のＳＴＩ領域４の深さと同等である。第１実施形態の第５変形例に係る半導体装置の他の構成は、図１３及び図１４に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第５変形例に係る半導体装置によれば、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。更に、ＳＴＩ領域４が、平面パターン上、バックゲート端子１３とＭＯＳＦＥＴのソース領域１１の間に延在する凸部４ａ，４ｂを有することにより、ソース領域１１とバックゲート端子１３に挟まれるｐ型ウェル３が狭くなるので、ソース領域１１の接合容量を低減することができる。なお、第１実施形態の第５変形例では、半導体装置がｎＭＯＳで構成された場合を例示したが、半導体装置をｐＭＯＳで構成してもよい。
＜第１実施形態の第６変形例＞
第１実施形態の第６変形例に係る半導体装置は、図２２に示すように、バックゲート端子１３とＭＯＳＦＥＴのソース領域１１の間のｐ型ウェル３上に分離膜が無い点が、図１４に示した第１実施形態に係る半導体装置と異なる。
また、バックゲート端子１３、ソース領域１１及びドレイン領域１２の上部にシリサイド層は設けられていない。第１実施形態の第６変形例に係る半導体装置の他の構成は、図１４に示した第１実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第６変形例に係る半導体装置によれば、半導体基板１の表面をシリサイド化しないＣＭＯＳプロセスを使用する場合には、バックゲート端子１３とＭＯＳＦＥＴのソース領域１１とを電気的に分離するための分離膜を設けなくてもよい。この場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第１実施形態の第７変形例＞
第１実施形態の第７変形例に係る半導体装置は、図２３に示すように、バックゲート端子４３とＭＯＳＦＥＴのソース領域４１の間のｎ型ウェル７上に分離膜が無い点が、図１５に示した第１実施形態の第１変形例に係る半導体装置と異なる。また、第１実施形態の第４変形例に係る半導体装置は、半導体装置がｐＭＯＳで構成されている点が、図２２に示した第１実施形態の第６変形例に係る半導体装置と異なる。
また、バックゲート端子４３、ソース領域４１及びドレイン領域４２の上部にシリサイド層は設けられていない。第１実施形態の第７変形例に係る半導体装置の他の構成は、図１５に示した第１実施形態の第１変形例に係る半導体装置と同様であるので、重複した説明を省略する。
第１実施形態の第７変形例に係る半導体装置によれば、半導体基板１の表面をシリサイド化しないＣＭＯＳプロセスを使用する場合には、バックゲート端子４３とＭＯＳＦＥＴのソース領域４１とを電気的に分離するための分離膜を設けなくてもよい。この場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
（第２実施形態）
第１実施形態では、半導体装置がプレーナ型ＭＯＳＦＥＴを構成する場合を例示したが、本技術に係る半導体装置はプレーナ型ＭＯＳＦＥＴに限定されない。第２実施形態では半導体装置がフィン型のＭＯＳＦＥＴ（以下、「ＦｉｎＦＥＴ」ともいう）である場合を例示する。ここでは、ｎチャネル型のＦｉｎＦＥＴを例示する。
図２４は、第２実施形態に係る半導体装置の平面パターンであり、図２４のＡ−Ａ方向から見た断面が図２５に対応し、図２４のＢ−Ｂ方向から見た断面が図２６に対応する。図２４〜図２６に示すように、第２実施形態に係る半導体装置は、ｐ型の半導体基板１と、半導体基板１上に設けられたｎ型ウェル２と、ｎ型ウェル２上に設けられたｐ型ウェル３とを備える。図２５に示すように、ｐ型ウェル３の上面が、ＳＴＩ領域４の上面よりも上方に位置する場合を例示する。ｎ型ウェル２と、ｐ型ウェル３との接合面は、ＳＴＩ領域４よりも浅く、ソース領域１１及びドレイン領域１２より深い位置になるように設けられている。
ｐ型ウェル３には、ｎ＋型のソース領域１１及びｎ＋型のドレイン領域１２が互いに離間して設けられている。ソース領域１１及びドレイン領域１２で挟まれるチャネル領域を囲むように、ゲート絶縁膜（不図示）を介してゲート電極５が設けられている。ゲート電極５の断面形状は、チャネル領域の上面及び両側面の３方を囲む逆Ｕ字状であってもよい。ゲート電極５に囲まれたチャネル領域はフィン形状を有する。なお、ゲート電極５の形状はこれに限定されない。例えば、ゲート電極５が、複数本のフィン形状のチャネル領域を区画するＭ字状、π字状等の断面形状であってもよい。
ｐ型ウェル３には、ソース領域１１及びドレイン領域１２と離間してｐ＋型のバックゲート端子１３が設けられている。バックゲート端子１３は、ｐ型ウェル３よりも高不純物濃度のウェルタップ領域（拡散層）で構成されている。なお、バックゲート端子１３を構成するウェルタップ領域（拡散層）が無く、ｐ型ウェル３の一部でバックゲート端子を構成してもよい。ソース領域１１、ドレイン領域１２及びバックゲート端子１３の上部には、シリサイド層２１，２２，２３がそれぞれ設けられている。なお、シリサイド層２１，２２，２３が設けられていなくてもよい。
ソース領域１１及びドレイン領域１２と、バックゲート端子１３との間に挟まれたｐ型ウェル３上には、分離膜６が設けられている。分離膜６の形状は、例えばゲート電極５の形状と同様であってよい。例えば、図２６に示すように、分離膜６の断面形状は、フィン状のｐ型ウェル３の上面及び両側面の３方を囲む逆Ｕ字状であってもよい。なお、分離膜６は、ゲート電極５とは異なる材料で構成してもよく、例えば絶縁材料で構成してもよい。また、シリサイド層２１，２２，２３が設けられていない場合には、分離膜６が無くてもよい。
バックゲート端子１３とソース領域１１との間にはフィン状のｐ型ウェル３が介在し、ＳＴＩ領域４により電気的に分離されていない。即ち、バックゲート端子１３、ソース領域１１及びドレイン領域１２は、ＳＴＩ領域４で囲まれた同一の活性領域Ａ０内に設けられている。バックゲート端子１３は、図示しないメタルコンタクトと多層配線を介してゲート電極５と電気的に接続され、ゲート電極５と同電位である。
第２実施形態に係る半導体装置によれば、半導体装置がＦｉｎＦＥＴで構成される場合でも、第１実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第２実施形態の変形例＞
第２実施形態の変形例に係る半導体装置は、図２７及び図２８に示すように、半導体装置がｐチャネル型のＦｉｎＦＥＴで構成されている点が、図２４〜図２６に示した第２実施形態に係る半導体装置と異なる。
第２実施形態では、ｐ型の半導体基板１にｎ型ウェル７が設けられている。ｎ型ウェル７と半導体基板１との接合面は、ＳＴＩ領域４よりも浅く、ソース領域４１及びドレイン領域４２よりも深い。ｎ型ウェル７の上部には、ｐ＋型のソース領域４１及びｐ＋型のドレイン領域４２が設けられている。ソース領域４１及びドレイン領域４２に挟まれたチャネル領域を囲むように、ゲート絶縁膜（不図示）を介してゲート電極５が設けられている。
ｎ型ウェル７の上部には、ソース領域４１及びドレイン領域４２から離間して、ｎ＋型のウェルタップ領域で構成されるバックゲート端子４３が設けられている。バックゲート端子４３は、ゲート電極５に電気的に接続されて同電位となる。バックゲート端子４３とソース領域４１との間には、フィン状のｎ型ウェル７が介在する。即ち、バックゲート端子４３と、ソース領域４１及びドレイン領域４２は、ＳＴＩ領域４に囲まれた同一の活性領域Ａ０内に設けられている。
バックゲート端子４３と、ソース領域４１及びドレイン領域４２の間のｎ型ウェル７上には分離膜６が設けられている。バックゲート端子４３、ソース領域４１及びドレイン領域４２の上部には、シリサイド層２１，２２，２３がそれぞれ設けられている。第２実施形態の変形例に係る半導体装置の他の構成は、図２４〜図２６に示した第２実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第２実施形態の変形例に係る半導体装置によれば、半導体装置がｐチャネル型のＦｉｎＦＥＴで構成されている場合でも、第２実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
（第３実施形態）
第１及び第２実施形態では、半導体装置がバルク型ＭＯＳＦＥＴで構成される場合を例示したが、これに限定されない。第３実施形態では、半導体装置がＳＯＩ型ＭＯＳＦＥＴで構成される場合を例示する。
第３実施形態に係る半導体装置は、図２９に示すように、ｎＭＯＳで構成されている。ｐ型の半導体基板１上にｎ型ウェル２及びｐ型ウェル（バックゲート領域）３が設けられている。ｐ型ウェル３の一部の上面に、埋込絶縁膜（ＢＯＸ層）１４が設けられている。ｎ型ウェル２と、ｐ型ウェル３との接合面は、ＳＴＩ領域４よりも浅く、ソース領域１１及びドレイン領域１２より深い位置になるように設けられている。
埋込絶縁膜１４上には、Ｓｉからなる薄いｐ型の半導体層（ＳＯＩ層）１５が設けられている。埋込絶縁膜１４は、バックゲート領域を構成するｐ型ウェル３とＳＯＩ層１５と電気的に分離する。ＳＯＩ層１５に、ｎ＋型のソース領域１１及びｎ＋型のドレイン領域１２が互いに離間して設けられている。ソース領域１１及びドレイン領域１２で挟まれるチャネル領域上に、ゲート絶縁膜（不図示）を介してゲート電極５が設けられている。
埋込絶縁膜１４に被覆されていないｐ型ウェル３の上部には、ｐ＋型のバックゲート端子１３が設けられている。ソース領域１１、ドレイン領域１２、バックゲート端子１３の上面には、シリサイド層２１，２２，２３がそれぞれ設けられている。なお、ソース領域１１及び埋込絶縁膜１４の側壁にはサイドウォール（不図示）が形成されており、このサイドウォールによりソース領域１１とバックゲート端子１３とは電気的に分離されている。
バックゲート端子１３は、ｐ型ウェル３よりも高不純物濃度のウェルタップ領域（拡散層）で構成されている。バックゲート端子１３を構成するウェルタップ領域（拡散層）は、埋込絶縁膜１４の一部を除去し、ｐ型ウェル３の露出した上面にイオン注入を行った後、熱処理を行うことにより形成可能である。なお、バックゲート端子１３を構成するウェルタップ領域（拡散層）が無く、ｐ型ウェル３の一部でバックゲート端子を構成してもよい。
バックゲート端子１３とソース領域１１との間にはＳＴＩ領域４が介在しない。即ち、バックゲート端子１３、ソース領域１１及びドレイン領域１２は、ＳＴＩ領域４で囲まれた同一の活性領域Ａ０内に設けられている。バックゲート端子１３は、図示しないメタルコンタクトと多層配線を介してゲート電極５と電気的に接続され、ゲート電極５と同電位である。
第３実施形態に係る半導体装置によれば、半導体装置がＳＯＩ型ＭＯＳＦＥＴで構成されている場合でも、第１及び第２実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第３実施形態の第１変形例＞
第３実施形態の第１変形例に係る半導体装置は、図３０に示すように、半導体装置がｎＭＯＳで構成されている点は、図２９に示した第３実施形態に係る半導体装置と共通する。しかし、第３実施形態の第１変形例に係る半導体装置は、ｎ型ウェル７がバックゲート領域を構成する点が、図２９に示した第３実施形態に係る半導体装置と異なる。
埋込絶縁膜１４は、バックゲート領域を構成するｎ型ウェル７とＳＯＩ層１５と電気的に分離する。このため、バックゲート領域の極性は、ＳＯＩ層１５の極性に依存しない。バックゲート端子４３は、ｎ型ウェル７よりも高不純物濃度のｎ＋型のウェルタップ領域（拡散層）で構成されている。第３実施形態の第１変形例に係る半導体装置の他の構成は、図２９に示した第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第３実施形態の第１変形例に係る半導体装置によれば、ｎ型ウェル７がバックゲート領域を構成する場合でも、第３実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第３実施形態の第２変形例＞
第３実施形態の第１変形例に係る半導体装置は、図３１に示すように、半導体装置がｐＭＯＳで構成されている点が、図２９に示した第３実施形態に係る半導体装置と異なる。
埋込絶縁膜１４は、バックゲート領域を構成するｐ型ウェル３とｎ型のＳＯＩ層１６と電気的に分離する。このため、ＳＯＩ層１６の極性は、バックゲート領域の極性に依存しない。ＳＯＩ層１６には、ｐ＋型のソース領域４１及びｐ＋型のドレイン領域４２が設けられている。第３実施形態の第２変形例に係る半導体装置の他の構成は、図２９に示した第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第３実施形態の第２変形例に係る半導体装置によれば、半導体装置がｐＭＯＳで構成されている場合でも、第３実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
＜第３実施形態の第３変形例＞
第３実施形態の第３変形例に係る半導体装置は、図３２に示すように、半導体装置がｐＭＯＳで構成されている点と、ｎ型ウェル７がバックゲート領域を構成する点が、図２９に示した第３実施形態に係る半導体装置と異なる。
埋込絶縁膜１４は、バックゲート領域を構成するｎ型ウェル７とｎ型のＳＯＩ層１６と電気的に分離する。ＳＯＩ層１６には、ｐ＋型のソース領域４１及びｐ＋型のドレイン領域４２が設けられている。バックゲート端子４３は、ｎ型ウェル７よりも高不純物濃度のｎ＋型のウェルタップ領域（拡散層）で構成されている。第３実施形態の第３変形例に係る半導体装置の他の構成は、図２９に示した第３実施形態に係る半導体装置と同様であるので、重複した説明を省略する。
第３実施形態の第３変形例に係る半導体装置によれば、半導体装置がｐＭＯＳで構成され、且つｎ型ウェル７がバックゲート領域を構成する場合でも、第３実施形態と同様に、低ノイズ化と回路の小型化を実現可能となる。
（第４実施形態）
第４実施形態として、本技術に係る半導体装置を、単位画素毎にＡＤ変換機を有する固体撮像装置に適用した場合を説明する。ここでは、監視カメラ等で使用されるローカルバイナリーパターン（ＬＢＰ）方式を用いた固体撮像装置を例示する。
第４実施形態に係る固体撮像装置は、図３３に示すように、半導体として例えばシリコン（Ｓｉ）を用いた半導体基板３１１に、画素３２１が２次元アレイ状に配列された画素アレイ部３２２を備える。画素アレイ部３２２は、時刻コード発生部３２６で生成された時刻コードを各画素３２１に転送する時刻コード転送部３２３を有する。半導体基板３１１上の画素アレイ部３２２の周辺には、画素駆動回路３２４、ＤＡＣ（D/A Converter）３２５、時刻コード発生部３２６、垂直駆動回路３２７、出力部３２８及びタイミング生成回路３２９が配置されている。
２次元アレイ状に配列された画素３２１のそれぞれには、図３４に示すように、画素回路３４１とＡＤＣ３４２が設けられている。画素３２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号ＳＩＧに変換して出力する。
画素駆動回路３２４は、画素３２１内の画素回路３４１を駆動する。ＤＡＣ３２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）ＲＥＦを生成し、各画素３２１に供給する。時刻コード発生部３２６は、各画素３２１が、アナログの画素信号ＳＩＧをデジタルの信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部３２３に供給する。時刻コード発生部３２６は、画素アレイ部３２２に対して複数個設けられている。画素アレイ部３２２内には、時刻コード発生部３２６に対応する数だけ、時刻コード転送部３２３が設けられている。即ち、時刻コード発生部３２６と、時刻コード発生部３２６により生成された時刻コードを転送する時刻コード転送部３２３は、１対１に対応する。
垂直駆動回路３２７は、画素３２１内で生成されたデジタルの画素信号ＳＩＧを、タイミング生成回路３２９から供給されるタイミング信号に基づいて、所定の順番で出力部３２８に出力させる制御を行う。画素３２１から出力されたデジタルの画素信号ＳＩＧは、出力部３２８から固体撮像装置の外部へ出力される。出力部３２８は、黒レベルを補正する黒レベル補正処理や相関２重サンプリング（ＣＤＳ）処理等、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
タイミング生成回路３２９は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、生成した各種のタイミング信号を、画素駆動回路３２４、ＤＡＣ３２５、垂直駆動回路３２７等に供給する。
図３４に示すように、画素回路３４１は、受光した光量に応じた電荷信号をアナログの画素信号ＳＩＧとしてＡＤＣ３４２に出力する。ＡＤＣ３４２は、画素回路３４１から供給されたアナログの画素信号ＳＩＧをデジタル信号に変換する。
ＡＤＣ３４２は、比較回路３５１とデータ記憶部３５２で構成される。比較回路３５１は、ＤＡＣ３２５から供給される参照信号ＲＥＦと画素信号ＳＩＧを比較し、比較結果を表す比較結果信号として、出力信号ＶＣＯを出力する。比較回路３５１は、参照信号ＲＥＦと画素信号ＳＩＧが同一の電圧になったとき、出力信号ＶＣＯを反転させる。
比較回路３５１は、差動入力回路３６１、電圧変換回路３６２、及び正帰還回路（ＰＦＢ）３６３により構成される。データ記憶部３５２には、比較回路３５１から出力信号ＶＣＯが入力される他、垂直駆動回路３２７から、画素信号の書き込み動作であることを表すＷＲ信号、画素信号の読み出し動作であることを表すＲＤ信号、及び、画素信号の読み出し動作中における画素３２１の読み出しタイミングを制御するＷＯＲＤ信号が、垂直駆動回路３２７から供給される。また、時刻コード転送部３２３を介して、時刻コード発生部３２６で生成された時刻コードも供給される。
データ記憶部３５２は、ＷＲ信号及びＲＤ信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路３７１と、時刻コードを記憶するラッチ記憶部３７２で構成される。
ラッチ制御回路３７１は、時刻コードの書き込み動作においては、比較回路３５１からハイ（Ｈ）の出力信号ＶＣＯが入力されている間、時刻コード転送部３２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部３７２に記憶させる。そして、参照信号ＲＥＦと画素信号ＳＩＧが同一の電圧になり、比較回路３５１から供給される出力信号ＶＣＯがロー（Ｌ）に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部３７２に記憶された時刻コードをラッチ記憶部３７２に保持させる。ラッチ記憶部３７２に記憶された時刻コードは、画素信号ＳＩＧと参照信号ＲＥＦが等しくなった時刻を表しており、画素信号ＳＩＧがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
参照信号ＲＥＦの掃引が終了し、画素アレイ部３２２内の全ての画素３２１のラッチ記憶部３７２に時刻コードが記憶された後、画素３２１の動作が、書き込み動作から読み出し動作に変更される。
ラッチ制御回路３７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するＷＯＲＤ信号に基づいて、画素３２１が自分の読み出しタイミングとなったときに、ラッチ記憶部３７２に記憶されている時刻コード（デジタルの画素信号ＳＩＧ）を、時刻コード転送部３２３に出力する。時刻コード転送部３２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部３２８に供給する。
差動入力回路３６１は、画素３２１内の画素回路３４１から出力された画素信号ＳＩＧと、ＤＡＣ３２５から出力された参照信号ＲＥＦとを比較し、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに所定の信号（電流）を出力する。
図３５に示すように、差動入力回路３６１は、差動対となるトランジスタ３８１，３８２、カレントミラーを構成するトランジスタ３８３，３８４、入力バイアス電流Ｖｂに応じた電流ＩＢを供給する定電流源としてのトランジスタ３８５、並びに、差動入力回路３６１の出力信号ＨＶＯを出力するトランジスタ３８６により構成されている。
トランジスタ３８１，３８２，３８５は、ｎＭＯＳトランジスタで構成され、トランジスタ３８３，３８４，３８６は、ｐＭＯＳトランジスタで構成される。
差動対となるトランジスタ３８１，３８２のうち、トランジスタ３８１のゲートには、ＤＡＣ３２５から出力された参照信号ＲＥＦが入力され、トランジスタ３８２のゲートには、画素３２１内の画素回路３４１から出力された画素信号ＳＩＧが入力される。トランジスタ３８１，３８２のソースは、トランジスタ３８５のドレインと接続され、トランジスタ３８５のソースは、所定の電圧ＶＳＳに接続されている。
トランジスタ３８１のドレインは、カレントミラー回路を構成するトランジスタ３８３，３８４のゲート及びトランジスタ３８３のドレインと接続され、トランジスタ３８２のドレインは、トランジスタ３８４のドレイン及びトランジスタ３８６のゲートと接続されている。トランジスタ３８３，３８４，３８６のソースは、第１電源電圧ＶＤＤ１に接続されている。
電圧変換回路３６２は、例えば、ｎＭＯＳ型のトランジスタ３９１で構成される。トランジスタ３９１のドレインは、差動入力回路３６１のトランジスタ３８６のドレインと接続され、トランジスタ３９１のソースは、正帰還回路３６３内の所定の接続点に接続され、トランジスタ３８６のゲートは、バイアス電圧ＶＢＩＡＳに接続されている。
差動入力回路３６１を構成するトランジスタ３８１〜３８６は、第１電源電圧ＶＤＤ１までの高電圧で動作する回路であり、正帰還回路３６３は、第１電源電圧ＶＤＤ１よりも低い第２電源電圧ＶＤＤ２で動作する回路である。電圧変換回路３６２は、差動入力回路３６１から入力される出力信号ＨＶＯを、正帰還回路３６３が動作可能な低電圧の信号（変換信号）ＬＶＩに変換して、正帰還回路３６３に供給する。
バイアス電圧ＶＢＩＡＳは、定電圧で動作する正帰還回路３６３の各トランジスタ４０１〜４０５を破壊しない電圧に変換する電圧であればよい。例えば、バイアス電圧ＶＢＩＡＳは、正帰還回路３６３の第２電源電圧ＶＤＤ２と同じ電圧とすることができる。
正帰還回路３６３は、差動入力回路３６１からの出力信号ＨＶＯが第２電源電圧ＶＤＤ２に対応する信号に変換された変換信号ＬＶＩに基づいて、画素信号ＳＩＧが参照信号ＲＥＦよりも高いときに反転する比較結果信号を出力する。また、正帰還回路３６３は、比較結果信号として出力する出力信号ＶＣＯが反転するときの遷移速度を高速化する。
正帰還回路３６３は、５つのトランジスタ４０１〜４０５で構成される。ここで、トランジスタ４０１，４０２，４０４は、ｐＭＯＳトランジスタで構成され、トランジスタ４０３，４０５は、ｎＭＯＳトランジスタで構成される。
電圧変換回路３６２の出力端であるトランジスタ３９１のソースは、トランジスタ４０２，４０３のドレインと、トランジスタ４０４，４０５のゲートに接続されている。トランジスタ４０１，４０４のソースは、第２電源電圧ＶＤＤ２に接続され、トランジスタ４０１のドレインは、トランジスタ４０２のソースと接続され、トランジスタ４０２のゲートは、正帰還回路３６３の出力端でもあるトランジスタ４０４，４０５のドレインと接続されている。トランジスタ４０３，４０５のソースは、所定の電圧ＶＳＳに接続されている。トランジスタ４０１，４０３のゲートには、初期化信号ＩＮＩが供給される。トランジスタ４０４，４０５はインバータ回路を構成し、それらのドレイン同士の接続点は、比較回路３５１が出力信号ＶＣＯを出力する出力端となっている。
画素回路３４１は、光電変換素子としてのフォトダイオード（ＰＤ）４２１、排出トランジスタ４２２、転送トランジスタ４２３、リセットトランジスタ４２４、及び、浮遊拡散層（ＦＤ）４２５で構成されている。
排出トランジスタ４２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ４２２をオンさせると、それまでの間にフォトダイオード４２１に蓄積されていた電荷が排出されるので、排出トランジスタ４２２がオフされた以降から、露光期間が開始されることになる。
転送トランジスタ４２３は、フォトダイオード４２１で生成された電荷をＦＤ４２５に転送する。リセットトランジスタ４２４は、ＦＤ４２５に保持されている電荷をリセットする。ＦＤ４２５は、差動入力回路３６１のトランジスタ３８２のゲートに接続されている。これにより、差動入力回路３６１のトランジスタ３８２は、画素回路３４１の増幅トランジスタとしても機能する。
リセットトランジスタ４２４のソースは、差動入力回路３６１のトランジスタ３８２のゲート、及び、ＦＤ４２５に接続されており、リセットトランジスタ４２４のドレインは、トランジスタ３８２のドレインと接続されている。したがって、ＦＤ４２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路３６１の回路状態を制御することで、ＦＤ４２５をリセットするリセット電圧を、参照信号ＲＥＦを用いて任意に設定可能であるためである。
第４実施形態に係る固体撮像装置は、図３６に示すように、上側基板３０１と下側基板３０２の２枚の半導体チップを重ねて、ＴＳＶ（through-silicon via）によって上下チップの配線の一部が電気的に接続された積層型イメージセンサで構成される。この場合、上側基板３０１に画素回路３０３が搭載されて、画素回路３０３以外の周辺回路３０４が下側基板３０２に搭載される。図３５に示した等価回路図において、破線の領域３００はＴＳＶ接続箇所を示している。即ち、リセットトランジスタ４２４のソースと、差動入力回路３６１のトランジスタ３８２のゲートがＴＳＶ接続される。リセットトランジスタ４２４のドレインは、トランジスタ３８２のドレインとＴＳＶ接続される。
このような回路構成の場合、図３５に示した差動入力回路３６１がランダムノイズのノイズ源となる。具体的には、ｎＭＯＳからなる差動入力トランジスタ３８１，３８２とＰＭＯＳからなる能動負荷トランジスタ３８３，３８４である。これらのノイズ源のＭＯＳＦＥＴに、本技術に係るＭＯＳＦＥＴで構成すれば、ランダムノイズを大きく低減できる。
図３７及び図３８は、ｎＭＯＳで構成された差動入力トランジスタ３８１，３８２の適用例を示す。差動入力トランジスタ３８１，３８２の活性領域Ａ３，Ａ４は、ＳＴＩ領域４で区画されて、互いに電気的に分離されている。ｐ型の半導体基板１上にｎ型ウェル２及びｐ型ウェル３が設けられている。
差動入力トランジスタ３８１は、複数のソース領域１１ａ，１１ｂが配列されたマルチフィンガー構造を有する。差動入力トランジスタ３８１は、ｐ型ウェル３の上部に設けられたｎ＋型のソース領域１１ａ，１１ｂ、ｎ＋型のドレイン領域１２ａ、ｐ＋型のバックゲート端子１３ａを有する。ソース領域１１ａとドレイン領域１２ａに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ａが設けられている。ソース領域１１ｂとドレイン領域１２ａに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｂが設けられている。ソース領域１１ｂとバックゲート端子１３ａに挟まれたｐ型ウェル３上には分離膜６ａが設けられている。ソース領域１１ａ，１１ｂ、ドレイン領域１２ａ、バックゲート端子１３ａの上部にはシリサイド層２１ａ，２１ｂ，２２ａ，２３ａがそれぞれ設けられている。
差動入力トランジスタ３８２は、複数のソース領域１１ｃ，１１ｄが配列されたマルチフィンガー構造を有する。差動入力トランジスタ３８２は、ｐ型ウェル３の上部に設けられたｎ＋型のソース領域１１ｃ，１１ｄ、ｎ＋型のドレイン領域１２ｂ、ｐ＋型のバックゲート端子１３ｂを有する。ソース領域１１ｃとドレイン領域１２ｂに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｃが設けられている。ソース領域１１ｄとドレイン領域１２ｂに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｄが設けられている。ソース領域１１ｄとバックゲート端子１３ｂに挟まれたｐ型ウェル３上には分離膜６ｂが設けられている。ソース領域１１ｃ，１１ｄ、ドレイン領域１２ｂ、バックゲート端子１３ｂの上部にはシリサイド層２１ｄ，２１ｄ，２２ｂ，２３ｂがそれぞれ設けられている。
図３９及び図４０は、ｐＭＯＳで構成された能動負荷トランジスタ３８３，３８４の適用例を示す。能動負荷トランジスタ３８３，３８４の活性領域Ａ５，Ａ６は、ＳＴＩ領域４で区画されて、互いに電気的に分離されている。ｐ型の半導体基板１上にｎ型ウェル７が設けられている。ｎ型ウェル７は、図３８に示したｎ型ウェル２に対応する。
能動負荷トランジスタ３８３は、複数のソース領域４１ａ，４１ｂが配列されたマルチフィンガー構造を有する。能動負荷トランジスタ３８３は、ｎ型ウェル７の上部に設けられたｐ＋型のソース領域４１ａ，４１ｂ、ｐ＋型のドレイン領域４２ａ、ｎ＋型のバックゲート端子４３ａを有する。ソース領域４１ａとドレイン領域４２ａに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ａが設けられている。ソース領域４１ｂとドレイン領域４２ａに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｂが設けられている。ソース領域４１ｂとバックゲート端子４３ａに挟まれたｎ型ウェル７上には分離膜６ａが設けられている。ソース領域４１ａ，４１ｂ、ドレイン領域４２ａ、バックゲート端子４３ａの上部にはシリサイド層２１ａ，２１ｂ，２２ａ，２３ａがそれぞれ設けられている。
能動負荷トランジスタ３８４は、複数のソース領域４１ｃ，４１ｄが配列されたマルチフィンガー構造を有する。能動負荷トランジスタ３８４は、ｎ型ウェル７の上部に設けられたｐ＋型のソース領域４１ｃ，４１ｄ、ｐ＋型のドレイン領域４２ｂ、ｎ＋型のバックゲート端子４３ｂを有する。ソース領域４１ｃとドレイン領域４２ｂに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｃが設けられている。ソース領域４１ｄとドレイン領域４２ｂに挟まれたチャネル領域上には、ゲート絶縁膜（不図示）を介してゲート電極５ｄが設けられている。ソース領域４１ｄとバックゲート端子４３ｂに挟まれたｎ型ウェル７上には分離膜６ｂが設けられている。ソース領域４１ｃ，４１ｄ、ドレイン領域４２ｂ、バックゲート端子４３ｂの上部にはシリサイド層２１ｄ，２１ｄ，２２ｂ，２３ｂがそれぞれ設けられている。
図４１に示すように、差動入力トランジスタ３８１，３８２と、定電流源としてのトランジスタ３８５が上側基板３０１に配置されていてもよい。この場合、図４１に破線で囲んだ領域３００がＴＳＶ接続箇所となる。差動入力トランジスタ３８１，３８２と、定電流源としてのトランジスタ３８５が上側基板３０１に配置された構成の場合でも、上側基板３０１に配置された差動入力トランジスタ３８１，３８２において、図３７及び図３８に示した構造を適用し、回路を低ノイズ化することができる。
（第５実施形態）
第１〜第４実施形態では、本技術に係る半導体装置を電子機器の一例である固体撮像装置に適用した場合を例示した。第５実施形態では、本技術に係る半導体装置をその他の電子機器に適用した場合を例示する。
例えば、本技術に係る半導体装置は、一般的な比較器を構成するＭＯＳＦＥＴへ適用可能である。一般的な比較器は、例えば図４２に示すように、能動負荷トランジスタＴ３１，Ｔ３２と、差動入力トランジスタＴ４１，Ｔ４２を備え、能動負荷トランジスタＴ３１，Ｔ３２及び差動入力トランジスタＴ４１，Ｔ４２の構成として本技術に係る半導体装置を適用可能である。比較器を構成するＭＯＳＦＥＴに本技術に係る半導体装置を適用することで、比較器を低ノイズ化できる。このような比較器は、光、温度、匂い等の各種センサ回路で用いられるアナログスイッチに適用される。例えば、比較器が光検出器に適用される場合には、図４４及び図４５に示すように、フォトダイオードを使って検出した検出信号Ｖｄと基準電圧Ｖｒｅｆとを比較器４０１が比較し、その比較結果に応じた電圧Ｖｏｕｔを出力することで、光の検出有無を判定する。本技術に係る半導体装置は、検出信号Ｖｄが微弱で、高Ｓ／Ｎ比が要求されるような比較器を構成するＭＯＳＦＥＴに好適である。
また、本技術に係る半導体装置は、ＤＡコンバータに適用できる。例えば、本技術に係る半導体装置は、ＤＡコンバータの一例である、図４６に示すような重み抵抗型ＤＡコンバータを示す。重み抵抗型ＤＡコンバータは、比較器４０２と抵抗素子Ｒｆからなる加算回路を用いて、抵抗の比例で、各ビットに比例して出力電圧の重みを作り、アナログ信号に変換する。この比較器４０２を構成するＭＯＳＦＥＴに、本技術に係る半導体装置を適用可能である。
また、本技術に係る半導体装置は、上述したもの他にも、各種計測器、ＡＶ機器、家電製品等の種々の電子機器で使用されるＭＯＳＦＥＴに適用可能である。
なお、本技術は、以下のような構成を取ることができる。
（１）
第１半導体層と、
前記第１半導体層に互いに設けられ、前記第１半導体層と反対導電型の第１及び第２主電極領域と、
前記第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、
前記ゲート電極と電気的に接続されたバックゲート端子と、
を備え、
前記第１及び第２主電極領域並びに前記バックゲート端子が、素子分離領域で区画された同一の活性領域内にある、
半導体装置。
（２）
前記第１半導体層の下に設けられ、前記第１半導体層に接し、前記第１半導体層と反対導電型の第２半導体層又は半導体基板を更に備え、
前記第１半導体層と前記第２半導体層又は前記半導体基板との接合面が、前記素子分離領域よりも浅く、前記第１及び第２主電極領域よりも深い、
前記（１）に記載の半導体装置。
（３）
前記バックゲート端子が、前記第１半導体層に設けられ、前記第１半導体層と同一導電型で、前記第１半導体層よりも高不純物濃度のウェルタップ領域からなる、
前記（１）又は（２）に記載の半導体装置。
（４）
前記バックゲート端子が、前記第１及び第２主電極領域から離間した前記第１半導体層の一部からなる、
前記（１）又は（２）に記載の半導体装置。
（５）
前記第１及び第２主電極領の一方と前記バックゲート端子とに挟まれた前記第１半導体層上に設けられた分離膜を更に備える、
前記（１）〜（４）のいずれかに記載の半導体装置。
（６）
前記第１及び第２主電極領域並びに前記バックゲート端子の上部にシリサイド層がそれぞれ設けられている、
前記（５）に記載の半導体装置。
（７）
前記分離膜が、前記ゲート電極と同一の材料からなる、
前記（５）又は（６）に記載の半導体装置。
（８）
前記分離膜が、絶縁材料からなる、
前記（５）又は（６）に記載の半導体装置。
（９）
前記素子分離領域が、平面パターン上、前記第１及び第２主電極領域の一方と前記バックゲート端子との間に延在する凸部を有する、
前記（１）〜（８）のいずれかに記載の半導体装置。
（１０）
前記チャネル領域がフィン形状を有し、
前記第１及び第２主電極領域の一方と、前記バックゲート端子との間に挟まれた前記第１半導体層の一部がフィン形状を有する、
前記（１）〜（８）のいずれかに記載の半導体装置。
（１１）
前記活性領域内に設けられた第２半導体層と、
前記第２半導体層の一部の上に選択的に設けられた埋込絶縁膜と、
を更に備え、
前記第１半導体層、前記第１及び第２主電極領域が前記埋込絶縁膜上に設けられ、
前記バックゲート端子が、前記第２半導体層の他の一部に設けられている、
前記（１）又は（２）に記載の半導体装置。
（１２）
前記第２半導体層が、前記第１半導体層と同一導電型であり、
前記バックゲート端子が、前記第２半導体層と同一導電型で、前記第２半導体層よりも高不純物濃度のウェルタップ領域からなる、
前記（１１）に記載の半導体装置。
（１３）
前記第２半導体層が、前記第１半導体層と反対導電型であり、
前記バックゲート端子が、前記第２半導体層と同一導電型で、前記第２半導体層よりも高不純物濃度のウェルタップ領域からなる、
前記（１１）に記載の半導体装置。
（１４）
前記第２半導体層の下に設けられ、前記第２半導体層に接し、前記第２半導体層と反対導電型の第３半導体層又は半導体基板を更に備え、
前記第２半導体層と前記第３半導体層又は前記半導体基板との接合面が、前記素子分離領域よりも浅く、前記第１及び第２主電極領域よりも深い、
前記（１１）〜（１３）のいずれかに記載の半導体装置。
（１５）
第１半導体層と、
前記第１半導体層に互いに設けられ、前記第１半導体層と反対導電型の第１及び第２主電極領域と、
前記第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、
前記ゲート電極と電気的に接続されたバックゲート端子と、
を有する半導体装置を備え、
前記第１及び第２主電極領域並びに前記バックゲート端子が、素子分離領域で区画された同一の活性領域内にある、
電子機器。
１…半導体基板、２，７，８…ｎ型ウェル、３，９…ｐ型ウェル、４，４ｘ…素子分離領域（ＳＴＩ領域）、４ａ，４ｂ…凸部、５…ゲート電極、６…分離膜、１１，４１…ソース領域、１２，４２…ドレイン領域、１３，１３ａ，４３，４３ａ…バックゲート端子、１４…埋込絶縁膜（ＢＯＸ層）、１５，１６…半導体層（ＳＯＩ層）、２１，２２，２３…シリサイド層、３０…画素、３１，２０５…定電流源負荷、１００…固体撮像装置（ＣＭＯＳイメージセンサ）、１１０，２０１…画素アレイ部、１２０，２０２…行選択回路、１３０，２０８…水平転送走査回路、１４０，２０４…タイミング制御回路、１５０…ＡＤＣ群、１５１，２０６…比較器（コンパレータ）、１５２…カウンタ、１５３ラッチ、１６０…デジタル−アナログ変換装置、１７０…アンプ回路、１８０，２１０…信号処理回路、１９０…水平転送線、２０７…カウンタ／ラッチ回路、２０９…ＤＣ供給回路、３０１…上側基板、３０２…下側基板、３０３…画素回路、３０４…周辺回路、３１１…半導体基板、３２１…画素、３２２…画素アレイ部、３２３…時刻コード転送部、３２４…画素駆動回路、３２５…画素駆動回路、３２６…時刻コード発生部、３２７…垂直駆動回路、３２８…出力部、３２９…タイミング生成回路、３４１…画素回路、３５１…比較回路、３５２…データ記憶部、３６１…差動入力回路、３６２…電圧変換回路、３６３…正帰還回路、３７０…アンプ回路、３７１…ラッチ制御回路、３７２…ラッチ記憶部、３８１〜３８６，３９１，４０１〜４０５…トランジスタ、４２１…フォトダイオード、４２２…排出トランジスタ、４２３…転送トランジスタ、４２４…リセットトランジスタ、５０１，５０２…比較器、Ａ０〜Ａ６…活性領域、Ｃ１，Ｃ２…サンプリング容量、Ｄ１…光電変換素子、ＦＤ…フローティングディフュージョン、ＩＳ…定電流源、ＬＲＳＴ…リセット制御線、ＬＳＥＬ…選択制御線、ＬＳＧＮ…信号線、ＬＳＧＮ…垂直信号線、ＬＴＲＧ…転送制御線、ＬＶＤＤ…電源ライン、Ｒｆ…抵抗素子、Ｔ１〜Ｔ４，Ｔ１１，Ｔ１２，Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２，Ｔ４１，Ｔ４２…トランジスタ

Claims (15)

  1. 第１半導体層と、
    前記第１半導体層に互いに設けられ、前記第１半導体層と反対導電型の第１及び第２主電極領域と、
    前記第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、
    前記ゲート電極と電気的に接続されたバックゲート端子と、
    を備え、
    前記第１及び第２主電極領域並びに前記バックゲート端子が、素子分離領域で区画された同一の活性領域内にある、
    半導体装置。
  2. 前記第１半導体層の下に設けられ、前記第１半導体層に接し、前記第１半導体層と反対導電型の第２半導体層又は半導体基板を更に備え、
    前記第１半導体層と前記第２半導体層又は前記半導体基板との接合面が、前記素子分離領域よりも浅く、前記第１及び第２主電極領域よりも深い、
    請求項１に記載の半導体装置。
  3. 前記バックゲート端子が、前記第１半導体層に設けられ、前記第１半導体層と同一導電型で、前記第１半導体層よりも高不純物濃度のウェルタップ領域からなる、
    請求項１に記載の半導体装置。
  4. 前記バックゲート端子が、前記第１及び第２主電極領域から離間した前記第１半導体層の一部からなる、
    請求項１に記載の半導体装置。
  5. 前記第１及び第２主電極領の一方と前記バックゲート端子とに挟まれた前記第１半導体層上に設けられた分離膜を更に備える、
    請求項１に記載の半導体装置。
  6. 前記第１及び第２主電極領域並びに前記バックゲート端子の上部にシリサイド層がそれぞれ設けられている、
    請求項５に記載の半導体装置。
  7. 前記分離膜が、前記ゲート電極と同一の材料からなる、
    請求項５に記載の半導体装置。
  8. 前記分離膜が、絶縁材料からなる、
    請求項５に記載の半導体装置。
  9. 前記素子分離領域が、平面パターン上、前記第１及び第２主電極領域の一方と前記バックゲート端子との間に延在する凸部を有する、
    請求項１に記載の半導体装置。
  10. 前記チャネル領域がフィン形状を有し、
    前記第１及び第２主電極領域の一方と、前記バックゲート端子との間に挟まれた前記第１半導体層の一部がフィン形状を有する、
    請求項１に記載の半導体装置。
  11. 前記活性領域内に設けられた第２半導体層と、
    前記第２半導体層の一部の上に選択的に設けられた埋込絶縁膜と、
    を更に備え、
    前記第１半導体層、前記第１及び第２主電極領域が前記埋込絶縁膜上に設けられ、
    前記バックゲート端子が、前記第２半導体層の他の一部に設けられている、
    請求項１に記載の半導体装置。
  12. 前記第２半導体層が、前記第１半導体層と同一導電型であり、
    前記バックゲート端子が、前記第２半導体層と同一導電型で、前記第２半導体層よりも高不純物濃度のウェルタップ領域からなる、
    請求項１１に記載の半導体装置。
  13. 前記第２半導体層が、前記第１半導体層と反対導電型であり、
    前記バックゲート端子が、前記第２半導体層と同一導電型で、前記第２半導体層よりも高不純物濃度のウェルタップ領域からなる、
    請求項１１に記載の半導体装置。
  14. 前記第２半導体層の下に設けられ、前記第２半導体層に接し、前記第２半導体層と反対導電型の第３半導体層又は半導体基板を更に備え、
    前記第２半導体層と前記第３半導体層又は前記半導体基板との接合面が、前記素子分離領域よりも浅く、前記第１及び第２主電極領域よりも深い、
    請求項１１に記載の半導体装置。
  15. 第１半導体層と、
    前記第１半導体層に互いに設けられ、前記第１半導体層と反対導電型の第１及び第２主電極領域と、
    前記第１及び第２主電極領域に挟まれたチャネル領域上に設けられたゲート電極と、
    前記ゲート電極と電気的に接続されたバックゲート端子と、
    を有する半導体装置を備え、
    前記第１及び第２主電極領域並びに前記バックゲート端子が、素子分離領域で区画された同一の活性領域内にある、
    電子機器。
JP2019151654A 2019-08-22 2019-08-22 半導体装置及び電子機器 Pending JP2021034493A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019151654A JP2021034493A (ja) 2019-08-22 2019-08-22 半導体装置及び電子機器
PCT/JP2020/026908 WO2021033454A1 (ja) 2019-08-22 2020-07-09 半導体装置及び電子機器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019151654A JP2021034493A (ja) 2019-08-22 2019-08-22 半導体装置及び電子機器

Publications (1)

Publication Number Publication Date
JP2021034493A true JP2021034493A (ja) 2021-03-01

Family

ID=74661111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019151654A Pending JP2021034493A (ja) 2019-08-22 2019-08-22 半導体装置及び電子機器

Country Status (2)

Country Link
JP (1) JP2021034493A (ja)
WO (1) WO2021033454A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023142256A (ja) * 2022-03-24 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002164441A (ja) * 2000-11-27 2002-06-07 Matsushita Electric Ind Co Ltd 高周波スイッチ回路装置
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP2009164364A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 半導体装置およびその製造方法
JP5537099B2 (ja) * 2009-09-08 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP5364125B2 (ja) * 2011-05-20 2013-12-11 ルネサスエレクトロニクス株式会社 半導体装置
US20150228649A1 (en) * 2014-02-10 2015-08-13 Globalfoundries Inc. Transistor with well tap implant
JP6659485B2 (ja) * 2016-07-20 2020-03-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
WO2021033454A1 (ja) 2021-02-25

Similar Documents

Publication Publication Date Title
JP5426114B2 (ja) 半導体装置及びその製造方法
US10200641B2 (en) Optical sensor and solid-state imaging device, and signal reading methods therefor
US10332928B2 (en) Solid-state imaging device, method for manufacturing solid-state imaging device, and electronic apparatus
JP4490407B2 (ja) Ｃｍｏｓイメージセンサとその製造方法
KR20160016754A (ko) 고체 촬상 소자, 전자 기기, 및 제조 방법
US10616513B2 (en) Image sensors including shielding structures
TWI677080B (zh) 半導體器件及其製造方法，以及電子裝置
JP2012147169A (ja) 固体撮像装置
WO2017056740A1 (ja) Ｍｏｓ型電界効果トランジスタ、半導体集積回路、固体撮像素子、及び、電子機器
US11552116B2 (en) Image sensors with multi-channel type transistors
US20230307480A1 (en) Image sensing device
TW201030950A (en) Image sensor including a pixel cell having an epitaxial layer, system having the same, and method of forming a pixel cell
US11038419B2 (en) Charge pump device and image sensor including the same
WO2021033454A1 (ja) 半導体装置及び電子機器
TW201628396A (zh) 固體攝像裝置
US20230207597A1 (en) Semiconductor device and electronic equipment
JP2008147486A (ja) 固体撮像装置
US11652117B2 (en) Image sensing device
WO2021241058A1 (ja) 半導体装置及び電子機器
WO2020071320A1 (ja) 半導体素子および半導体装置
KR100640949B1 (ko) 시모스 이미지 센서의 단위화소 회로
US20230026792A1 (en) Image sensing device
US20230144373A1 (en) Pixel array and devices including the same
KR101580323B1 (ko) 이미지 센서
CN112752043A (zh) 图像感测装置