CN111800121B - 信号传输电路和包括信号传输电路的半导体装置 - Google Patents

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Abstract

本申请涉及一种信号传输电路。该信号传输电路通过使用具有第二电压电平的操作电源来接收第一信号以将所接收的第一信号作为第二信号进行传输，该信号传输电路可以包括：第一设置电路；以及第二设置电路，第一信号可以在第一电压电平和接地电平之间摆动，第二信号可以在第三电压电平和接地电平之间摆动，第一设置电路可以被配置为当第一电压电平高于第二电压电平时，将第三电压电平设置为与第二电压电平相同，并且第二设置电路可以被配置为通过检测第一电压电平何时低于或等于第二电压电平，将第三电压电平设置为与第一电压电平相同。

Description

信号传输电路和包括信号传输电路的半导体装置
相关申请的交叉引用
本申请要求于2019年4月9日提交的申请号为10-2019-0041419的韩国专利申请的优先权，其通过引用整体并入本文。
技术领域
示例性实施例涉及一种半导体设计技术，并且更特别地，涉及一种包括信号传输电路的半导体装置。
背景技术
通常，半导体装置可以包括多个电路，这些电路根据其预期功能而使用各种操作电源来操作。
例如，半导体装置中包括的第一电路可以使用具有第一电压电平的第一电源来操作，半导体装置中包括的第二电路可以使用具有第二电压电平的第二电源来操作。以这种方式，在单个半导体装置中包括的多个电路使用具有不同电压电平的操作电源的情况下，当在电路之间传送和接收信号时，可能会由于未准确识别被传送和接收的信号而导致错误。
发明内容
各个实施例涉及一种用于在使用具有不同电压电平的各种操作电源的多个电路之间稳定地传送/接收信号的信号传输电路，以及一种包括该信号传输电路的半导体装置。
此外，各个实施例涉及一种信号传输电路以及一种包括该信号传输电路的半导体装置，该信号传输电路能够检测操作电源的电压电平与输入信号的电压电平之间的差以根据检测结果复用传送输入信号的路径，从而稳定地传送输入信号。
在实施例中，一种信号传输电路，用于通过使用具有第二电压电平的操作电源来接收第一信号以将所接收的第一信号作为第二信号传输，该信号传输电路可以包括：第一设置电路；以及第二设置电路，第一信号可以在第一电压电平和接地电平之间摆动，并且第二信号可以在第三电压电平和接地电平之间摆动，第一设置电路可以被配置为当第一电压电平高于第二电压电平时将第三电压电平设置为与第二电压电平相同，并且第二设置电路可以被配置为通过检测第一电压电平何时低于或等于第二电压电平来将第三电压电平设置为与第一电压电平相同。
当第一电压电平低于或等于第二电压电平时，第一设置电路可以进入不干扰第二设置电路的操作的模式。
通过检测第一电压电平何时高于第二电压电平，第二设置电路可以进入不干扰第一设置电路的操作的模式。
第二设置电路可以包括：第一开关，适于响应于接收第一信号的输入节点与输出第二信号的输出节点之间的检测节点的电压电平而被控制；以及检测电路，适于通过检测第一电压电平和第二电压电平之间的差来设置检测节点的电压电平。
检测电路可以通过检测第一电压电平何时低于或等于第二电压电平来将检测节点的电压电平设置为用于接通第一开关的电压电平，并且检测电路可以通过检测第一电压电平何时高于第二电压电平来将检测节点的电压电平设置为用于关断第一开关的电压电平。
第二设置电路可以进一步包括：第二开关，适于通过检测第一电压电平何时低于第二电压电平来联接输入节点和输出节点。
第一设置电路可以包括：第一NMOS晶体管，该第一NMOS晶体管具有联接至输入节点的栅极端子、向其供应操作电源的漏极端子、以及联接至输出节点的源极端子。
第一开关可以包括：第一PMOS晶体管，该第一PMOS晶体管具有联接至输入节点的源极端子、联接至检测节点的栅极端子、以及联接至输出节点的漏极端子。
第二开关可以包括：第二NMOS晶体管，该第二NMOS晶体管具有联接至输入节点的漏极端子、向其供应操作电源的栅极端子、以及联接至输出节点的源极端子。
检测电路可以包括：第二PMOS晶体管，该第二PMOS晶体管具有联接至输入节点的源极端子、向其供应操作电源的栅极端子、以及联接至检测节点的漏极端子；第三PMOS晶体管，该第三PMOS晶体管具有向其供应操作电源的源极端子、联接至输入节点的栅极端子、以及联接至第一中间节点的漏极端子；第四PMOS晶体管，该第四PMOS晶体管具有联接至输入节点的源极端子、向其供应操作电源的栅极端子、联接至第一中间节点的漏极端子；第三NMOS晶体管，该第三NMOS晶体管具有联接至检测节点的漏极端子、向其供应操作电源的栅极端子、以及联接至第一下沉节点(sinking node)的源极端子；第四NMOS晶体管，该第四NMOS晶体管具有向其供应操作电源的漏极端子、联接至第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；第五NMOS晶体管，该第五NMOS晶体管具有联接至第一中间节点的漏极端子、向其供应操作电源的栅极端子、以及联接至第二中间节点的源极端子；第五PMOS晶体管，该第五PMOS晶体管具有向其供应操作电源的源极端子，联接至第二中间节点的栅极端子以及联接至第二下沉节点的漏极端子；第六NMOS晶体管，该第六NMOS晶体管具有联接至第一下沉节点的漏极端子以及联接至第二下沉节点的栅极端子；第七NMOS晶体管，该第七NMOS晶体管具有联接至第六NMOS晶体管的源极端子的漏极端子以及联接至第二下沉节点的栅极端子；第八NMOS晶体管，该第八NMOS晶体管具有联接至第七NMOS晶体管的源极端子的漏极端子、联接至第一下沉节点的栅极端子、以及接地的源极端子；第九NMOS晶体管，该第九NMOS晶体管具有联接至第二下沉节点的漏极端子以及联接至第一下沉节点的栅极端子；以及第十NMOS晶体管，该第十NMOS晶体管具有共同联接至第九NMOS晶体管的源极端子的漏极端子和栅极端子以及接地的源极端子。
在实施例中，一种半导体装置可以包括：第一集成电路，被配置为使用具有第一电压电平的第一操作电源，并输出在第一电压电平和接地电平之间摆动的第一信号；以及第二集成电路，包括信号传输电路并且被配置为使用具有第二电压电平的第二操作电源来执行预定的内部操作，该信号传输电路可以被配置为接收第一信号并将所接收的第一信号作为在第三电压电平和接地电平之间摆动的第二信号传输，该信号传输电路可以包括：第一设置电路，被配置为当第一电压电平高于第二电压电平时，将第三电压电平设置为与第二电压电平相同；以及第二设置电路，通过检测第一电压电平何时低于或等于第二电压电平，将第三电压电平设置为与第一电压电平相同。
第一设置电路可以响应于第一电压电平何时低于或等于第二电压电平，进入不干扰第二设置电路的操作的模式。
通过检测第一电压电平何时高于第二电压电平，第二设置电路可以进入不干扰第一设置电路的操作的模式。
第二设置电路可以包括：第一开关，被配置为响应于在接收第一信号的输入节点与输出第二信号的输出节点之间的检测节点的电压电平而被控制；以及检测电路，被配置为通过检测第一电压电平和第二电压电平之间的差来设置检测节点的电压电平。
检测电路可以通过检测第一电压电平何时低于或等于第二电压电平来将检测节点设置为用于接通第一开关的电压电平，并且检测电路可以通过检测第一电压电平何时高于第二电压电平来将检测节点设置为用于关断第一开关的电压电平。
第二设置电路可以进一步包括：第二开关，被配置为通过检测第一电压电平何时低于第二电压电平来联接输入节点和输出节点。
第一设置电路可以包括：第一NMOS晶体管，该第一NMOS晶体管具有联接至输入节点的栅极端子、输入第二操作电源的漏极端子、以及联接至输出节点的源极端子。
第一开关可以包括：第一PMOS晶体管，该第一PMOS晶体管具有联接至输入节点的源极端子、联接至检测节点的栅极端子、以及联接至输出节点的漏极端子。
第二开关可以包括：第二NMOS晶体管，该第二NMOS晶体管具有联接至输入节点的漏极端子、输入第二操作电源的栅极端子、以及联接至输出节点的源极端子。
检测电路可以包括：第二PMOS晶体管，该第二PMOS晶体管具有联接至输入节点的源极端子、输入第二操作电源的栅极端子、以及联接至检测节点的漏极端子；第三PMOS晶体管，该第三PMOS晶体管具有输入第二操作电源的源极端子、联接至输入节点的栅极端子、以及联接第一中间节点的漏极端子；第四PMOS晶体管，该第四PMOS晶体管具有联接至输入节点的源极端子、输入第二操作电源的栅极端子、以及联接至第一中间节点的漏极端子；第三NMOS晶体管，该第三NMOS晶体管具有联接至检测节点的漏极端子，输入第二操作电源的栅极端子，以及联接至第一下沉节点的源极端子；第四NMOS晶体管，该第四NMOS晶体管具有输入第二操作电源的漏极端子、联接至第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；第五NMOS晶体管，该第五NMOS晶体管具有联接至第一中间节点的漏极端子、输入第二操作电源的栅极端子、以及联接至第二中间节点的源极端子；第五PMOS晶体管，该第五PMOS晶体管具有输入第二操作电源的源极端子、联接至第二中间节点的栅极端子、以及联接至第二下沉节点的漏极端子；第六NMOS晶体管，该第六NMOS晶体管具有联接至第一下沉节点的漏极端子，以及联接至第二下沉节点的栅极端子；第七NMOS晶体管，该第七NMOS晶体管具有联接至第六NMOS晶体管的源极端子的漏极端子，以及联接至第二下沉节点的栅极端子；第八NMOS晶体管，该第八NMOS晶体管具有联接至第七NMOS晶体管的源极端子的漏极端子，联接至第一下沉节点的栅极端子，以及接地的源极端子；第九NMOS晶体管，该第九NMOS晶体管具有联接至第二下沉节点的漏极端子，以及联接至第一下沉节点的栅极端子；以及第十NMOS晶体管，该第十NMOS晶体管具有共同联接至第九NMOS晶体管的源极端子的漏极端子和栅极端子，以及接地的源极端子。
根据本公开的实施例的一些优点和效果如下。
在根据本公开的实施例的信号传输电路中，可以在不使用单独的控制信号的情况下检测操作电源的电压电平与输入信号的电压电平之间的差，并且可以根据检测结果来复用通过其传送输入信号的路径，从而允许通过最稳定的路径传送输入信号。通过这种方式，可以提高通过信号传输电路输出的信号的占空比，并且可以确保噪声容限。并且，可以确保通过使用通过信号传输电路输出的信号来执行内部操作的半导体装置的操作稳定性。
附图说明
图1是示出根据本公开的实施例的信号传输电路的示图。
图2是示意性地示出包括图1所示的信号传输电路的半导体装置的示图。
图3至图8是用于描述图1所示的信号传输电路的操作的示图。
具体实施方式
下面将参照附图更详细地描述各个实施例。然而，本发明可以以不同的形式实现，并且不应解释为限于本文阐述的实施例。相反，提供这些实施例以使得本公开将是透彻和完整的，并将向本领域技术人员充分传达本发明的范围。在本公开中，相同的附图标记在本发明的各个附图和实施例中始终指代相同的部件。
注意的是，对“一个实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这样的短语的不同参考不一定针对相同的实施例。
将理解的是，尽管可在本文中使用术语“第一”、“第二”、“第三”等以描述各种元件，但是这些元件不受这些术语的限制。这些术语用于将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，以下描述的第一元件也可以称为第二或第三元件。
将进一步理解的是，当在本说明书中使用时，术语“包括”、“包括有”、“包含”和“包含有”指明所陈述元件的存在，并且不排除一个或多个其它元件的存在或添加。如本文所使用的，术语“和/或”包括一个或多个相关联的所列项目的任意和所有组合。
如本文所使用的，除非上下文另外明确指出，否则单数形式也可以包括复数形式，反之亦然。除非另外说明或者从上下文清楚地指向单数形式，否则在本申请和所附权利要求中使用的冠词“一”和“一个”通常应被解释为意味着“一个或多个”。
图1是示出根据本公开的实施例的信号传输电路10的示图。
参照图1，信号传输电路10可以包括第一设置电路100和第二设置电路200。
具体地，信号传输电路10可以接收在第一电压电平和接地电平之间摆动的第一信号SIGl，可以被供应具有第二电压电平的操作电源VDD，并且可以输出在第三电压电平和接地电平之间摆动的第二信号SIG2。
第一信号SIG1在第一电压电平和接地电平之间摆动的事实可以意味着第一信号SIG1可以具有表示逻辑值“1”的第一电压电平以及可以具有表示逻辑值“0”的接地电平。类似地，第二信号SIG2在第三电压电平和接地电平之间摆动的事实可以意味着第二信号SIG2可以具有表示逻辑值“1”的第三电压电平以及可以具有表示逻辑值“0”的接地电平。
第一设置电路100可以在第一电压电平高于第二电压电平时，将第三电压电平设置为与第二电压电平相同。也就是说，当输入到信号传输电路10的第一信号SIG1的电压电平高于操作电源VDD的电压电平时，第一设置电路100可以将第二信号SIG2的电压电平设置为与操作电源VDD的电压电平相同。
通过检测第一电压电平何时低于或等于第二电压电平的情况，第二设置电路200可以将第三电压电平设置为与第一电压电平相同。也就是说，通过检测输入到信号传输电路10的第一信号SIG1的电压电平何时低于或等于操作电源VDD的电压电平的情况，第二设置电路200可以将第二信号SIG2的电压电平设置为与第一信号SIG1的电压电平相同。
当第一电压电平低于或等于第二电压电平时，第一设置电路100可以进入不干扰第二设置电路200的操作的模式。换句话说，当输入到信号传输电路10的第一信号SIG1的电压电平低于或等于操作电源VDD的电压电平时，由于需要第二设置电路200如上所述地操作，所以第一设置电路100不应干扰第二设置电路200的操作。因此，当输入到信号传输电路10的第一信号SIG1的电压电平低于或等于操作电源VDD的电压电平时，第一设置电路100可以进入不干扰第二设置电路200的操作的模式。
通过检测第一电压电平何时高于第二电压电平的情况，第二设置电路200可以进入不干扰第一设置电路100的操作的模式。换句话说，当输入到信号传输电路10的第一信号SIG1的电压电平高于操作电源VDD的电压电平时，由于需要第一设置电路100如上所述地操作，所以第二设置电路200不应干扰第一设置电路100的操作。因此，通过检测输入到信号传输电路10的第一信号SIG1的电压电平何时高于操作电源VDD的电压电平，第二设置电路200可以进入不干扰第一设置电路100的操作的模式。
第二设置电路200可以包括第一开关210、第二开关230和检测电路220。
具体地，可以响应于接收第一信号SIG1的输入节点IN_ND与输出第二信号SIG2的输出节点OUT_ND之间的检测节点CT_ND1的电压电平来控制第一开关210。即，可以根据检测节点CT_ND1的电压电平接通第一开关210，从而可以联接输入节点IN_ND和输出节点OUT_ND。另一方面，可以根据检测节点CT_ND1的电压电平关断第一开关210，从而可以不联接输入节点IN_ND和输出节点OUT_ND。
通过检测第一电压电平和第二电压电平之间的差，检测电路220可以设置检测节点CT_ND1的电压电平。也就是说，检测电路220可以通过检测通过输入焊盘PADI输入到输入节点IN_ND的第一信号SIG1的电压电平与操作电源VDD的电压电平之间的差来设置检测节点CT_ND1的电压电平。
更具体地，通过检测第一电压电平何时低于或等于第二电压电平，检测电路220可以将检测节点CT_ND1的电压电平设置为用于接通第一开关210的电压电平。换句话说，通过检测第一信号SIG1的电压电平何时低于或等于操作电源VDD的电压电平，检测电路220可以将检测节点CT_ND1的电压电平设置为用于接通第一开关210的电压电平。
而且，检测电路220可以通过检测第一电压电平何时高于第二电压电平来将检测节点CT_ND1的电压电平设置为用于关断第一开关210的电压电平。换句话说，通过检测第一信号SIG1的电压电平何时高于操作电源VDD的电压电平，检测电路220可以将检测节点CT_ND1的电压电平设置为用于关断第一开关210的电压电平。
通过检测第一电压电平何时低于第二电压电平，第二开关230可以联接输入节点IN_ND和输出节点OUT_ND。即，通过检测第一信号SIG1的电压电平何时低于操作电源VDD的电压电平，第二开关230可以联接输入节点IN_ND和输出节点OUT_ND。第二开关230可以通过检测第一电压电平何时低于第二电压电平来联接输入节点IN_ND和输出节点OUT_ND，而不管第一开关210和检测电路220的操作。
可以看出的是，第二开关230的操作与第一开关210的操作部分重叠。具体地，如上所述，当检测到第一电压电平低于或等于第二电压电平时，第一开关210可以操作以联接输入节点IN_ND和输出节点OUT_ND。而且，如上所述，当检测到第一电压电平低于第二电压电平时，第二开关230可以操作以联接输入节点IN_ND和输出节点OUT_ND。因此，当检测到第一电压电平低于第二电压电平时，第二开关230可以通过联接输入节点IN_ND和输出节点OUT_ND来辅助第一开关210的操作。
第一设置电路100可以包括第一NMOS晶体管N1，第一NMOS晶体管N1具有联接至输入节点IN_ND的栅极端子、输入操作电源VDD的漏极端子、以及联接至输出节点OUT_ND的源极端子。
第一开关210可以包括第一PMOS晶体管Pl，第一PMOS晶体管Pl具有联接至输入节点IN_ND的源极端子、联接至检测节点CT_ND1的栅极端子、以及联接至输出节点OUT_ND的漏极端子。
第二开关230可以包括第二NMOS晶体管N2，第二NMOS晶体管N2具有联接至输入节点IN_ND的漏极端子、输入操作电源VDD的栅极端子、以及联接至输出节点OUT_ND的源极端子。
检测电路220可以包括第二PMOS晶体管P2、第三PMOS晶体管P3、第四PMOS晶体管P4、第五PMOS晶体管P5、第三NMOS晶体管N3、第四NMOS晶体管N4、第五NMOS晶体管N5、第六NMOS晶体管N6、第七NMOS晶体管N7、第八NMOS晶体管N8、第九NMOS晶体管N9和第十NMOS晶体管N10。
第二PMOS晶体管P2可以具有联接至输入节点IN_ND的源极端子、输入操作电源VDD的栅极端子、以及联接至检测节点CT_ND1的漏极端子。
第三PMOS晶体管P3可以具有输入操作电源VDD的源极端子、联接至输入节点IN_ND的栅极端子、以及联接至第一中间节点CT_ND4的漏极端子。
第四PMOS晶体管P4可以具有联接至输入节点IN_ND的源极端子、输入操作电源VDD的栅极端子、以及联接至第一中间节点CT_ND4的漏极端子。
第三NMOS晶体管N3可以具有联接至检测节点CT_ND1的漏极端子、输入操作电源VDD的栅极端子、以及联接至第一下沉节点CT_ND2的源极端子。
第四NMOS晶体管N4可以具有输入操作电源VDD的漏极端子、联接至第一中间节点CT_ND4的栅极端子、以及联接第二中间节点CT_ND5的源极端子。
第五NMOS晶体管N5可以具有联接至第一中间节点CT_ND4的漏极端子、输入操作电源VDD的栅极端子、以及联接至第二中间节点CT_ND5的源极端子。
第五PMOS晶体管P5可以具有输入操作电源VDD的源极端子、联接至第二中间节点CT_ND5的栅极端子、以及联接至第二下沉节点CT_ND3的漏极端子。
第六NMOS晶体管N6可以具有联接至第一下沉节点CT_ND2的漏极端子以及联接至第二下沉节点CT_ND3的栅极端子。
第七NMOS晶体管N7可以具有联接至第六NMOS晶体管N6的源极端子的漏极端子以及联接至第二下沉节点CT_ND3的栅极端子。
第八NMOS晶体管N8可以具有联接至第七NMOS晶体管N7的源极端子的漏极端子、联接至第一下沉节点CT_ND2的栅极端子、以及接地的源极端子。
第九NMOS晶体管N9可以具有联接至第二下沉节点CT_ND3的漏极端子以及联接至第一下沉节点CT_ND2的栅极端子。
第十NMOS晶体管N10可以具有共同联接至第九NMOS晶体管N9的源极端子的漏极端子和栅极端子以及接地的源极端子。
图2是示意性示出包括图1所示的信号传输电路10的半导体装置20的示图。
参照图2，半导体装置20可以包括第一集成电路(IC)21和第二集成电路22。第二集成电路22可以包括图1的信号传输电路10。
具体地，第一集成电路21可以被供应具有第一电压电平的第一操作电源VDD1，并且可以输出在第一电压电平和接地电平之间摆动的第一信号SIG1。
第二集成电路22可以被供应具有第二电压电平的第二操作电源VDD2，并且可以使用第二信号SIG2来执行预定的内部操作，该第二信号SIG2在第三电压电平和接地电平之间摆动并且通过第二集成电路22中包括的信号传输电路10被传输。由于信号传输电路10被包括在第二集成电路22中，所以也可以将第二操作电源VDD2供应给信号传输电路10。
第二集成电路22中包括的信号传输电路10可以接收第一信号SIG1，并且可以输出在第三电压电平和接地电平之间摆动的第二信号SIG2，该第一信号SIG1在第一电压电平和接地电平之间摆动，并且从第一集成电路21输出并输入到第二集成电路22。第二集成电路22中包括的信号传输电路10与以上参照图1所描述的信号传输电路10完全相同。因此，本文中将省略该信号传输电路的进一步详细描述。
图3是用于描述图1所示的信号传输电路10的第一操作的示图。
参照图3，通过输入焊盘PADI将具有3.6V的电压电平的第一信号SIG1输入到信号传输电路10。而且，向信号传输电路10供应1.8V的操作电源VDD。因此，在图3中，输入到信号传输电路10的第一信号SIG1的电压电平高于操作电源VDD的电压电平。
当第一信号SIG1的电压电平高于操作电源VDD的电压电平时，信号传输电路10中包括的第一设置电路100可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送至输出焊盘PADO。在此，第二信号SIG2可以具有1.8V的电压电平。也就是说，第二信号SIG2的电压电平可以与供应给信号传输电路10的操作电源VDD的电压电平相同。
信号传输电路10中包括的第二设置电路200可以通过检测第一信号SIG1的电压电平何时高于操作电源VDD的电压电平来进入不干扰第一设置电路100的操作的模式。
具体地，如果通过输入焊盘PADI输入电压电平为3.6V的第一信号SIG1，则输入节点IN_ND的电压电平可以是3.6V。
当输入节点IN_ND的电压电平为3.6V时，第一设置电路100可以将1.8V的操作电源VDD原样传送到输出节点OUT_ND。换句话说，当加载在输入节点IN_ND上的3.6V电压被输入到第一设置电路100中包括的第一NMOS晶体管N1的栅极端子时，第一设置电路100中包括的第一NMOS晶体管N1可以将输入到第一设置电路100中包括的第一NMOS晶体管N1的漏极端子的1.8V的操作电源VDD原样传送到与第一设置电路100中包括的第一NMOS晶体管N1的源极端子联接的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平作为操作电源VDD的电压电平可以变为1.8V，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为1.8V时，第二设置电路200中包括的第二开关230可将比加载到输入节点IN_ND的3.6V电压中的、幅值为1.8V至低于1.8V的Vth的电压传送到输出节点OUT_ND。即，第二开关230中包括的第二NMOS晶体管N2可以响应于输入到其栅极端子的1.8V的操作电源VDD，将比与其漏极端子联接的输入节点IN_ND上加载的3.6V电压中的、幅值为1.8V至低于1.8V的Vth的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.8V至低于1.8V的Vth的幅值，所以第二开关230的操作可以不干扰第一开关设置电路100的操作。
当输入节点IN_ND的电压电平为3.6V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在3.6V，从而允许第一开关210保持关断状态。因此，第一开关210不将加载在输入节点IN_ND上的3.6V电压传送到输出节点OUT_ND。即，由于当加载在检测节点CT_ND1上的3.6V电压电平被输入到第一开关210中包括的第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1被关断，因此第一PMOS晶体管P1不能将加载在联接至其源极端子的输入节点IN_ND上的3.6V电压传送到联接至其漏极端子上的输出节点OUT_ND。以这种方式，因为第一开关210关断，所以第一开关210的操作可以不干扰第一设置电路100的操作。如上所述，因为第二设置电路200中包括的第一开关210和第二开关230的操作不干扰第一设置电路100的操作，可以看出第二设置电路200的操作不干扰第一设置电路100的操作。
具体地，下面将描述第二设置电路200中包括的检测电路220的操作。
首先，第二PMOS晶体管P2可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其源极端子联接的输入节点IN_ND上的3.6V的电压原样传送至与其漏极端子联接的检测节点CT_ND1。
第三NMOS晶体管N3可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的检测节点CT_ND1上的3.6V电压中的、幅值为1.8V至低于1.8V的Vth的电压传送到与其源极端子联接的第一下沉节点CT_ND2。
第四PMOS晶体管P4可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其源极端子联接的输入节点IN_ND上的3.6V电压原样传送到与其漏极端子联接的第一中间节点CT_ND4。
当将加载在输入节点IN_ND上的3.6V的电压输入到第三PMOS晶体管P3的栅极端子时，第三PMOS晶体管P3关断，因此，不能将输入到其源极端子的1.8V的操作电源VDD传送到第一中间节点CT_ND4。
通过第三PMOS晶体管P3和第四PMOS晶体管P4的操作，第一中间节点CT_ND4可以确定为具有3.6V的电压电平。
当将加载在第一中间节点CT_ND4上的3.6V的电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以将输入到其漏极端子的1.8V的操作电源VDD原样传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的3.6V电压中的、幅值为1.8V至低于1.8V的Vth的电压传送到与其源极端子联接的第二中间节点CT_ND5。
因为通过第五NMOS晶体管N5的操作从第一中间节点CT_ND4传送到第二中间节点CT_ND5的电压具有1.8V至低于1.8V的Vth的幅值，并且通过第四NMOS晶体管N4的操作从第一中间节点CT_ND4传送到第二中间节点CT_ND5的电压为1.8V，可以将第二中间节点CT_ND5确定为具有1.8V的电压电平的状态。
当加载在第二中间节点CT_ND5上的1.8V的电压被输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5关断，因此，不能将输入到其源极端子的1.8V的操作电源VDD传送到第二下沉节点CT_ND3。
当将加载在第一下沉节点CT_ND2上的、幅值为1.8V至低于1.8V的Vth的电压输入到第九NMOS晶体管N9的栅极端子时，第九NMOS晶体管N9导通，并且因此可以将联接至其漏极端子的第二下沉节点CT_ND3与联接至其源极端子的第十NMOS晶体管N10的栅极端子和漏极端子联接。
因为接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，所以通过第九NMOS晶体管N9和第十NMOS晶体管N10的操作，可以将第二下沉节点CT_ND3确定为具有接地电压VSS的电平的状态。
当将加载在第二下沉节点CT_ND3上的接地电压VSS输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以关断。当加载在第二下沉节点CT_ND3上的接地电压VSS被输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以关断。因此，即使当将加载在第一下沉节点CT_ND2上的、幅值为具有1.8V至低于1.8V的Vth的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8导通，也可以将第一下沉节点CT_ND2确定为具有比由第三NMOS晶体管N3确定的、幅值为1.8V至低于1.8V的Vth的电压的状态。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定为具有由第二PMOS晶体管P2确定的3.6V电压的状态。
图4是用于描述图1所示的信号传输电路10的第二操作的示图。
参照图4，通过输入焊盘PADI将具有1.8V的电压电平的第一信号SIG1输入到信号传输电路10。而且，向信号传输电路10供应1.8V的操作电源VDD。因此，在图4中，输入到信号传输电路10的第一信号SIG1的电压电平等于操作电源VDD的电压电平。
包括在信号传输电路10中的第二设置电路200可以检测第一信号SIG1的电压电平等于操作电源VDD的电压电平的状态，并且根据检测结果，可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送至输出焊盘PADO。在此，第二信号SIG2可以具有1.8V的电压电平。也就是说，第二信号SIG2的电压电平可以与第一信号SIG1的电压电平相同。
在第一信号SIG1的电压电平等于操作电源VDD的电压电平时，包括在信号传输电路10中的第一设置电路100可以进入不干扰第二设置电路200的操作的模式。
具体地，如果通过输入焊盘PADI输入具有1.8V的电压电平的第一信号SIG1，则输入节点IN_ND的电压电平可以是1.8V。
当输入节点IN_ND的电压电平为1.8V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在0V，从而允许第一开关210保持在接通状态。因此，第一开关210可以将加载在输入节点IN_ND上的1.8V的电压原样传送到输出节点OUT_ND。即，因为当将加载在检测节点CT_ND1上的0V的电压电平输入到第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1导通，所以第一PMOS晶体管P1可以将加载在联接至其源极端子的输入节点IN_ND上的1.8V电压原样传传送到联接至其漏极端子的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平可以作为第一信号SIG1的电压电平变为1.8V，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为1.8V时，第二设置电路200中包括的第二开关230可以将加载在输入节点IN_ND上的1.8V的电压中、幅值为1.8V至低于1.8V的Vth的电压传送到输出节点OUT_ND。即，包括在第二开关230中的第二NMOS晶体管N2可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的输入节点IN_ND上的1.8V的电压中、幅值为1.8V至低于1.8V的Vth的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.8V至低于1.8V的Vth的幅值，所以第二开关230的操作可以不干扰第一开关210的操作。
当输入节点IN_ND的电压电平为1.8V时，第一设置电路100可以将1.8V的操作电源VDD中的、幅值为1.8V至低于1.8V的Vth的电压传送至输出节点OUT_ND。换句话说，第一设置电路100中包括的第一NMOS晶体管N1可以在加载在输入节点IN_ND上的1.8V电压被输入到其栅极端子时，将输入到其漏极端子的1.8V的操作电源VDD中的、幅值为1.8V至低于1.8V的Vth的电压传送至与其源极端子联接的输出节点OUT_ND。因为通过第一设置电路100的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.8V至低于1.8V的Vth的幅值，所以第一设置电路100的操作可以不干扰第二设置电路200的操作。
具体地，下面将描述第二设置电路200中包括的检测电路220的操作。
首先，因为输入到第二PMOS晶体管P2的栅极端子的1.8V的操作电源VDD和加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压彼此相同，第二PMOS晶体管P2可以关断。因此，通过第二PMOS晶体管P2，加载在联接至其源极端子的输入节点IN_ND上的1.8V电压不能被传送到与其漏极端子联接的检测节点CT_ND1。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.8V的事实，第一信号SIG1在0V至1.8V之间摆动。因为第二PMOS晶体管P2通过其栅极端子接收1.8V的操作电源VDD，所以无论第一信号SIG1在0V和1.8V之间摆动的事实如何，第二PMOS晶体管P2总是保持关断状态。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于接近于0V的浮置状态，0V为接地电压VSS的电平。
而且，即使第三NMOS晶体管N3通过其栅极端子接收到1.8V的操作电源VDD，由于与其漏极端子联接的检测节点CT_ND1处于接近于作为接地电压VSS的电平的0V的浮置状态，联接至其源极端的第一下沉节点CT_ND2也可以处于接近于作为接地电压VSS的电平的0V的浮置状态。
进一步地，由于输入到第四PMOS晶体管P4的栅极端子的1.8V的操作电源VDD和加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压彼此相同，因此第四PMOS晶体管P4可以关断。因此，加载在联接至其源极端子的输入节点IN_ND上的1.8V电压不能通过第四PMOS晶体管P4被传送至与其漏极端子联接的第一中间节点CT_ND4。
因为加载在输入节点IN_ND并输入到第三PMOS晶体管P3的栅极端子的1.8V的电压和输入到其源极端子的1.8V的操作电源VDD彼此相同，第三PMOS晶体管P3可以关断。因此，输入到第三PMOS晶体管P3的源极端子的1.8V的操作电源VDD不能通过第三PMOS晶体管P3被传送到第一中间节点CT_ND4。因此，在仅执行第三PMOS晶体管P3和第四PMOS晶体管P4的操作的状态下，第一中间节点CT_ND4可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.8V的事实，第一信号SIG1在0V至1.8V之间摆动。因为第三PMOS晶体管P3通过其栅极端子接收加载在输入节点IN_ND上的1.8V的电压，所以当第一信号SIG1在0V至1.8V之间摆动时，第三PMOS晶体管P3可以在导通状态和关断状态之间切换。因此，在仅执行第三PMOS晶体管P3和第四PMOS晶体管P4的操作的状态下，第一中间节点CT_ND4可以处于其电压电平低于1.8V的浮置状态。
换句话说，由于第三PMOS晶体管P3和第四PMOS晶体管P4的操作，可以将第一中间节点CT_ND4确定为具有低于1.8V的电压电平的浮置状态。
当将加载在第一中间节点CT_ND4上的、具有低于1.8V的电压电平的电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以关断。即，输入到第四NMOS晶体管N4的漏极端子的1.8V的操作电源VDD不能通过第四NMOS晶体管N4被传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的、具有低于1.8V的电压电平的电压原样传送到与其源极端子联接的第二中间节点CT_ND5。
通过第四NMOS晶体管N4和第五NMOS晶体管N5的操作，可以将第二中间节点CT_ND5确定为其电压电平低于1.8V的浮置状态。
当将加载在第二中间节点CT_ND5上的、具有低于1.8V的电压电平的电压输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5可以将输入到其源极端子的1.8V的操作电源VDD原样传送到第二下沉节点CT_ND3。
第九NMOS晶体管N9在当将加载在第一下沉节点CT_ND2上的接近于作为接地电压VSS的电平的0V的电压输入到第九NMOS晶体管N9的栅极端子时关断，因此可以不与其漏极端子联接的第二下沉节点CT_ND3与联接至其源极端子的第十NMOS晶体管N10的栅极端子和漏极端子联接。因此，即使在第二下沉节点CT_ND3的电压足够高的状态下，也可以防止泄漏电流的发生。
尽管接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，但是由于第九NMOS晶体管N9关断，因此可以通过第五PMOS晶体管P5、第九NMOS晶体管N9和第十NMOS晶体管N10的操作，将第二下沉节点CT_ND3确定为具有1.8V的电压电平的状态。
当将加载在第二下沉节点CT_ND3上的1.8V的电压输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以导通。当将加载在第二下沉节点CT_ND3上的1.8V的电压输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以导通。当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8关断，因此，可以不将第七NMOS晶体管N7的源极端子与接地电压VSS联接。因此，可以通过第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的操作来将由于第二PMOS晶体管P2和第三NMOS晶体管N3的操作而处于接近0V的浮置状态的第一下沉节点CT_ND2确定为0V。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定为0V。
图5是用于描述图1所示的信号传输电路10的第三操作的示图。
参照图5，通过输入焊盘PADI将具有1.8V的电压电平的第一信号SIG1输入到信号传输电路10。而且，向信号传输电路10供应3.6V的操作电源VDD。因此，在图5中，输入到信号传输电路10的第一信号SIG1的电压电平低于操作电源VDD的电压电平。
信号传输电路10中包括的第二设置电路200可以检测第一信号SIG1的电压电平低于操作电源VDD的电压电平的状态，并且根据检测结果，可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送至输出焊盘PADO。在此，第二信号SIG2可以具有1.8V的电压电平。也就是说，第二信号SIG2的电压电平可以与第一信号SIG1的电压电平相同。
当第一信号SIG1的电压电平低于操作电源VDD的电压电平时，信号传输电路10中包括的第一设置电路100可以进入不干扰第二设置电路200的操作的模式。
具体地，如果通过输入焊盘PADI输入具有1.8V的电压电平的第一信号SIG1，则输入节点IN_ND的电压电平可以是1.8V。
当输入节点IN_ND的电压电平为1.8V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在0V，从而允许第一开关210保持接通状态。因此，第一开关210可以将加载在输入节点IN_ND上的1.8V的电压原样传送到输出节点OUT_ND。即，因为当将加载在检测节点CT_ND1上的0V的电压电平输入到第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1导通，所以第一PMOS晶体管P1可以将加载在联接至其源极端子的输入节点IN_ND上的1.8V的电压原样传送到联接至其漏极端子的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平可以变为1.8V作为第一信号SIG1的电压电平，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为3.6V时，第二设置电路200中包括的第二开关230可以将加载在输入节点IN_ND上的1.8V电压原样传送至输出节点OUT_ND。即，第二开关230中包括的第二NMOS晶体管N2可以响应于输入到其栅极端子的3.6V的操作电源VDD，将加载在与其漏极端子联接的输入节点IN_ND上的1.8V的电压原样传送到与其源极端子联接的输出节点OUT_ND。以这种方式，由于通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压是1.8V，因此第二开关230的操作可以与第一开关210的操作相同。即，当检测到第一电压电平低于第二电压电平时，第二开关230可以通过联接输入节点IN_ND和输出节点OUT_ND来辅助第一开关210的操作。
当输入节点IN_ND的电压电平为1.8V时，第一设置电路100可以将3.6V的操作电源VDD中的、幅值为1.8V至低于1.8V的Vth的电压传输至输出节点OUT_ND。换句话说，当将加载在输入节点IN_ND上的1.8V电压输入到第一NMOS晶体管N1的栅极端子时，第一设置电路100中包括的第一NMOS晶体管N1可以将在输入到其漏极端子的3.6V的操作电源VDD中的、幅值为1.8V至低于1.8V的Vth的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第一设置电路100的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.8V至低于1.8V的Vth的幅值，所以第一设置电路100的操作可以不干扰第二设置电路200的操作。
具体地，下面将描述第二设置电路200中包括的检测电路220的操作。
首先，因为输入到第二PMOS晶体管P2的栅极端子的3.6V的操作电源VDD高于加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压，第二PMOS晶体管P2可以关断。因此，加载在联接至第二PMOS晶体管P2的源极端子的输入节点IN_ND上的1.8V电压不能通过第二PMOS晶体管P2被传送到与其漏极端子联接的检测节点CT_ND1。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.8V的事实，第一信号SIG1在0V至1.8V之间摆动。因为第二PMOS晶体管P2通过其栅极端子接收3.6V的操作电源VDD，所以无论第一信号SIG1在0V与1.8V之间摆动的事实如何，第二PMOS晶体管P2总是保持关断状态。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于接近于0V的浮置状态，0V为接地电压VSS的电平。
而且，即使第三NMOS晶体管N3通过其栅极端子接收3.6V的操作电源VDD，由于与其漏极端子联接的检测节点CT_ND1处于接近于作为接地电压VSS的电平的0V的浮置状态，联接到其源极端子的第一下沉节点CT_ND2也可以处于接近于作为接地电压VSS的电平的0V的浮置状态。
因为输入到第四PMOS晶体管P4的栅极端子的3.6V的操作电源VDD高于加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压，第四PMOS晶体管P4可以关断。因此，加载在联接至第四PMOS晶体管P4的源极端子的输入节点IN_ND上的1.8V电压不能通过第四PMOS晶体管P4被传送至与其漏极端子联接的第一中间节点CT_ND4。
当将加载在输入节点IN_ND上的1.8V的电压输入到第三PMOS晶体管P3的栅极端子时，第三PMOS晶体管P3可以将输入到其源极端子的3.6V的操作电源VDD原样传送到与其漏极端子联接的第一中间节点CT_ND4。因此，通过第三PMOS晶体管P3，输入到其源极端子的3.6V的操作电源VDD可以被原样传送到第一中间节点CT_ND4。
通过第三PMOS晶体管P3和第四PMOS晶体管P4的操作，可以将第一中间节点CT_ND4确定为具有3.6V的电压电平的状态。
当将加载在第一中间节点CT_ND4上的3.6V电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以将输入到其漏极端子的3.6V的操作电源VDD中的、幅值为3.6V至低于3.6V的Vth的电压传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的3.6V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的3.6V电压中、幅值为3.6V至低于3.6V的Vth的电压传送到与其源极端子联接的第二中间节点CT_ND5。
通过第四NMOS晶体管N4和第五NMOS晶体管N5的操作，可以将第二中间节点CT_ND5确定为电压电平具有3.6V至低于3.6V的Vth的幅值。
当将加载在第二中间节点CT_ND5上的、幅值为3.6V至低于3.6V的Vth的电压输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5可以将输入到其源极端子的3.6V的操作电源VDD原样传送到第二下沉节点CT_ND3。
当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第九NMOS晶体管N9的栅极端子时，第九NMOS晶体管N9关断，因此，第九NMOS晶体管N9可以不将联接至其漏极端子第二下沉节点CT_ND3与联接至其源极端子的第十NMOS晶体管N10的栅极端子和漏极端子联接。因此，即使在第二下沉节点CT_ND3的电压足够高的状态下，也可以防止泄漏电流的发生。
尽管接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，但是由于第九NMOS晶体管N9关断，因此可以通过第五PMOS晶体管P5、第九NMOS晶体管N9和第十NMOS晶体管N10的操作，将第二下沉节点CT_ND3确定为具有3.6V的电压电平的状态。
当将加载在第二下沉节点CT_ND3上的3.6V电压输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以导通。当将加载在第二下沉节点CT_ND3上的3.6V电压输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以导通。当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8关断，因此，第八NMOS晶体管N8可以不将第七NMOS晶体管N7的源极端子与接地电压VSS联接。因此，由于第二PMOS晶体管P2和第三NMOS晶体管N3的操作而处于接近0V的浮置状态的第一下沉节点CT_ND2，可以通过第六NMOS晶体管N6、第七NMOS晶体管N和第八NMOS晶体管N8的操作被确定地确定为0V。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定地确定为0V。
图6是描述图1所示的信号传输电路10的第四操作的示图。
参照图6，通过输入焊盘PADI将电压电平为1.8V的第一信号SIG1输入到信号传输电路10。而且，将1.2V的操作电源VDD供应给信号传输电路10。因此，在图6中，输入到信号传输电路10的第一信号SIG1的电压电平高于操作电源VDD的电压电平。
当第一信号SIG1的电压电平高于操作电源VDD的电压电平时，信号传输电路10中包括的第一设置电路100可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送到输出焊盘PADO。在此，第二信号SIG2可以具有1.2V的电压电平。也就是说，第二信号SIG2的电压电平可以与供应给信号传输电路10的操作电源VDD的电压电平相同。
通过检测第一信号SIG1的电压电平高于操作电源VDD的电压电平的状态，信号传输电路10中包括的第二设置电路200可以进入不干扰第一设置电路100的操作的模式。
具体地，当通过输入焊盘PADI输入具有1.8V的电压电平的第一信号SIG1时，输入节点IN_ND的电压电平可以是1.8V。
当输入节点IN_ND的电压电平为1.8V时，第一设置电路100可以将1.2V的操作电源VDD原样传送到输出节点OUT_ND。换句话说，当将加载在输入节点IN_ND上的1.8V电压输入到第一NMOS晶体管N1的栅极端子时，第一设置电路100中包括的第一NMOS晶体管N1可以将输入到其漏极端子的1.2V的操作电源VDD原样传送到与其源极端子联接的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平可以变为作为操作电源VDD的电压电平的1.2V，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为1.2V时，第二设置电路200中包括的第二开关230可以将加载在输入节点IN_ND上的1.8V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到输出节点OUT_ND。即，第二开关230中包括的第二NMOS晶体管N2可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其漏极端子联接的输入节点IN_ND上的1.8V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.2V至低于1.2V的Vth的幅值，所以第二开关230的操作可以不干扰第一设置电路100的操作。
当输入节点IN_ND的电压电平为1.8V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在1.8V，从而允许第一开关210保持关断状态。因此，第一开关210不将加载在输入节点IN_ND上的1.8V的电压传送到输出节点OUT_ND。即，因为当将加载在检测节点CT_ND1上的1.8V的电压电平输入到第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1关断，所以第一PMOS晶体管P1不能将加载在联接至其源极端子的输入节点IN_ND上的1.8V电压传送到联接至其漏极端子的输出节点OUT_ND。以这种方式，因为第一开关210关断，所以第一开关210的操作可以不干扰第一设置电路100的操作。如上所述，因为第二设置电路200中包括的第一开关210和第二开关230的操作不干扰第一设置电路100的操作，所以第二设置电路200的操作不干扰第一设置电路100的操作。
具体地，下面将描述第二设置电路200中包括的检测电路220的操作。
首先，第二PMOS晶体管P2可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压原样传送到与其漏极端子连接的检测节点CT_ND1。
第三NMOS晶体管N3可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其漏极端子联接的检测节点CT_ND1上的1.8V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到与其源极端子联接的第一下沉节点CT_ND2。
第四PMOS晶体管P4可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其源极端子联接的输入节点IN_ND上的1.8V的电压原样传送到与其漏极端子联接的第一中间节点CT_ND4。
当将加载在输入节点IN_ND上的1.8V电压输入到第三PMOS晶体管P3的栅极端子时，第三PMOS晶体管P3关断，因此，第三PMOS晶体管P3不能将输入到其源极端子的1.2V的操作电源VDD传送到第一中间节点CT_ND4。
通过第三PMOS晶体管P3和第四PMOS晶体管P4的操作，可以将第一中间节点CT_ND4确定为具有1.8V的电压电平的状态。
当将加载在第一中间节点CT_ND4上的1.8V电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以将输入到其漏极端子的1.2V的操作电源VDD传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的1.8V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到与其源极端子联接的第二中间节点CT_ND5。
因为通过第五NMOS晶体管N5的操作从第一中间节点CT_ND4传送到第二中间节点CT_ND5的电压具有1.2V至低于1.2V的Vth的幅值，并且通过第四NMOS晶体管N4的操作从第一中间节点CT_ND4传送到第二中间节点CT_ND5的电压为1.2V，所以可以将第二中间节点CT_ND5确定为具有1.2V的电压电平的状态。
当将加载在第二中间节点CT_ND5上的1.2V的电压输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5关断，因此，第五PMOS晶体管P5不能将输入到其源极端子的1.2V的操作电源VDD传送到第二下沉节点CT_ND3。
当将加载在第一下沉节点CT_ND2上的、幅值为1.2V至低于1.2V低的Vth的电压输入到第九NMOS晶体管N9的栅极端子时，第九NMOS晶体管N9导通，并且因此可以将联接至其漏极端子的第二下沉节点CT_ND3与联接至其源极端子的第十NMOS晶体管N10的栅极端子和漏极端子联接。
因为接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，所以可以通过第九NMOS晶体管N9和第十NMOS晶体管N10的操作将第二下沉节点CT_ND3确定为具有接地电压VSS的电平的状态。
当将加载在第二下沉节点CT_ND3上的接地电压VSS输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以关断。当将加载在第二下沉节点CT_ND3上的接地电压VSS输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以关断。因此，即使当将加载在第一下沉节点CT_ND2上的、幅值为1.2V至低于1.2V的Vth的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8导通，也可以将第一下沉节点CT_ND2确定为具有由第三NMOS晶体管N3确定的1.2V至低于1.2V的Vth的幅值的电压的状态。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定为具有由第二PMOS晶体管P2确定的1.8V的电压的状态。
图7是用于描述图1所示的信号传输电路10的第五操作的示图。
参照图7，通过输入焊盘PADI将具有1.2V的电压电平的第一信号SIG1输入到信号传输电路10。而且，将1.2V的操作电源VDD供应给信号传输电路10。因此，在图7中，输入到信号传输电路10的第一信号SIG1的电压电平等于操作电源VDD的电压电平。
信号传输电路10中包括的第二设置电路200可以检测第一信号SIG1的电压电平等于操作电源VDD的电压电平的状态，并且根据检测结果，可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送至输出焊盘PADO。在此，第二信号SIG2可以具有1.2V的电压电平。也就是说，第二信号SIG2的电压电平可以与第一信号SIG1的电压电平相同。
当第一信号SIG1的电压电平等于操作电源VDD的电压电平时，包括在信号传输电路10中的第一设置电路100可以进入不干扰第二设置电路200的操作的模式。
具体地，如果通过输入焊盘PADI输入具有1.2V的电压电平的第一信号SIG1，则输入节点IN_ND的电压电平可以是1.2V。
当输入节点IN_ND的电压电平为1.2V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在0V，从而允许第一开关210保持在接通状态。因此，第一开关210可以将加载在输入节点IN_ND上的1.2V的电压原样传送到输出节点OUT_ND。即，因为当将加载在检测节点CT_ND1上的0V的电压电平输入到第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1导通，所以第一PMOS晶体管P1可以将加载在联接至其源极端子的输入节点IN_ND上的1.2V的电压原样传送到联接至其漏极端子的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平可以变为1.2V作为第一信号SIG1的电压电平，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为1.2V时，第二设置电路200中包括的第二开关230可以将加载在输入节点IN_ND上的1.2V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到输出节点OUT_ND。即，第二开关230中包括的第二NMOS晶体管N2可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其漏极端子联接的输入节点IN_ND上的1.2V电压中的、幅值为1.2V至低于1.2V的Vth的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.2V至低于1.2V的Vth的幅值，所以第二开关230的操作可以不干扰第一开关210的操作。
当输入节点IN_ND的电压电平为1.2V时，第一设置电路100可以将1.2V的操作电源VDD中的、幅值为1.2V至低于1.2V的Vth的电压传送至输出节点OUT_ND。换句话说，当将加载在输入节点IN_ND上的1.2V的电压输入到第一NMOS晶体管N1的栅极端子时，第一设置电路100中包括的第一NMOS晶体管N1可以将输入到其漏极端子的1.2V的操作电源VDD中的、幅值为1.2V至低于1.2V的Vth的电压传送至与其源极端子联接的输出节点OUT_ND。因为通过第一设置电路100的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.2V至低于1.2V的Vth的幅值，所以第一设置电路100的操作可以不干扰第二设置电路200的操作。
具体地，下面将描述第二设置电路200中包括的检测电路220的操作。
首先，因为输入到第二PMOS晶体管P2的栅极端子的1.2V的操作电源VDD与加载在与其源极端子联接的输入节点IN_ND上的1.2V的电压彼此相同，第二PMOS晶体管P2可以关断。因此，加载在联接至第二PMOS晶体管P2的源极端子的输入节点IN_ND上的1.2V电压不能通过第二PMOS晶体管P2被传送到与其漏极端子联接的检测节点CT_ND1。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.2V的事实，第一信号SIG1在0V至1.2V之间摆动。因为第二PMOS晶体管P2通过其栅极端子接收到1.2V的操作电源VDD，所以无论第一信号SIG1在0V和1.2V之间摆动的事实如何，第二PMOS晶体管P2总是保持关断状态。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于接近于0V的浮置状态，0V为接地电压VSS的电平。
而且，即使第三NMOS晶体管N3通过其栅极端子接收到1.2V的操作电源VDD，由于与其漏极端子联接的检测节点CT_ND1处于接近于作为接地电压VSS的电平的0V的浮置状态，因此联接至其源极端子的第一下沉节点CT_ND2也可以处于接近于作为接地电压VSS的电平的0V的浮置状态。
进一步地，由于输入到第四PMOS晶体管P4的栅极端子的1.2V的操作电源VDD和加载在与其源极端子联接的输入节点IN_ND上的1.2V的电压彼此相同，因此第四PMOS晶体管P4可以关断。因此，加载在联接至第四PMOS晶体管P4的源极端子的输入节点IN_ND上的1.2V电压不能通过第四PMOS晶体管P4被传送到与其漏极端子联接的第一中间节点CT_ND4。
因为加载在输入节点IN_ND上并输入到第三PMOS晶体管P3的栅极端子的1.2V的电压和输入到其源极端子的1.2V的操作电源VDD彼此相同，第三PMOS晶体管P3可以关断。因此，输入到第三PMOS晶体管P3的源极端子的1.2V的操作电源VDD不能通过第三PMOS晶体管P3被传送到第一中间节点CT_ND4。因此，在仅执行第三PMOS晶体管P3和第四PMOS晶体管P4的操作的状态下，第一中间节点CT_ND4可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.2V的事实，第一信号SIG1在0V至1.2V之间摆动。因为第三PMOS晶体管P3通过其栅极端子接收到加载在输入节点IN_ND上的1.2V的电压，所以当第一信号SIG1在0V至1.2V之间摆动时，第三PMOS晶体管P3可以在导通状态和关断状态之间切换。因此，在仅执行第三PMOS晶体管P3和第四PMOS晶体管P4的操作的状态下，第一中间节点CT_ND4可以处于具有低于1.2V的电压电平的浮置状态。
换句话说，由于第三PMOS晶体管P3和第四PMOS晶体管P4的操作，可以将第一中间节点CT_ND4确定为具有低于1.2V的电压电平的浮置状态。
当将加载在第一中间节点CT_ND4上的、具有低于1.2V的电压电平的电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以关断。即，输入到第四NMOS晶体管N4的漏极端子的1.2V的操作电源VDD不能通过第四NMOS晶体管N4被传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的1.2V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的、具有低于1.2V的电压电平的电压原样传送到与其源极端子联接的第二中间节点CT_ND5。
通过第四NMOS晶体管N4和第五NMOS晶体管N5的操作，可以将第二中间节点CT_ND5确定为具有低于1.2V的电压电平的浮置状态。
当将加载在第二中间节点CT_ND5上的、具有低于1.2V的电压电平的电压输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5可以将输入到其源极端子的1.2V的操作电源VDD原样传送到第二下沉节点CT_ND3。
当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第九NMOS晶体管N9的栅极端子时，第九NMOS晶体管N9关断，因此可以不将联接至其漏极端子的第二下沉节点CT_ND3与联接至其源极端子第十NMOS晶体管N10的栅极端子和漏极端子联接。因此，即使在第二下沉节点CT_ND3的电压足够高的状态下，也可以防止泄漏电流的发生。
尽管接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，但是由于第九NMOS晶体管N9关断，因此可以通过第五PMOS晶体管P5、第九NMOS晶体管N9和第十NMOS晶体管N10的操作，将第二下沉节点CT_ND3确定为具有1.2V的电压电平的状态。
当将加载在第二下沉节点CT_ND3上的1.2V电压输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以导通。当将加载在第二下沉节点CT_ND3上的1.2V的电压输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以导通。当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8关断，因此，第八NMOS晶体管N8可以不将第七NMOS晶体管N7的源极端子与接地电压VSS联接。因此，可以通过第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的操作，将由于第二PMOS晶体管P2和第三NMOS晶体管N3的操作而处于接近0V的浮置状态的第一下沉节点CT_ND2确定为0V。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定为0V。
图8是用于描述图1所示的信号传输电路10的第六操作的示图。
参照图8，通过输入焊盘PADI将具有1.2V的电压电平的第一信号SIG1输入到信号传输电路10。而且，向信号传输电路10供应1.8V的操作电源VDD。因此，在图8中，输入到信号传输电路10的第一信号SIG1的电压电平低于操作电源VDD的电压电平。
信号传输电路10中包括的第二设置电路200可以检测第一信号SIG1的电压电平低于操作电源VDD的电压电平的状态，并且根据检测结果，可以将通过输入焊盘PADI输入的第一信号SIG1转换为第二信号SIG2，并将第二信号SIG2传送至输出焊盘PADO。在此，第二信号SIG2可以具有1.2V的电压电平。也就是说，第二信号SIG2的电压电平可以与第一信号SIG1的电压电平相同。
当第一信号SIG1的电压电平等于操作电源VDD的电压电平时，信号传输电路10中包括的第一设置电路100可以进入不干扰第二设置电路200的操作的模式。
具体地，如果通过输入焊盘PADI输入具有1.2V的电压电平的第一信号SIG1，则输入节点IN_ND的电压电平可以是1.2V。
当输入节点IN_ND的电压电平为1.2V时，第二设置电路200中包括的检测电路220可以将检测节点CT_ND1的电压电平保持在0V，从而允许第一开关210保持在接通状态。因此，第一开关210可以将加载在输入节点IN_ND上的1.2V的电压原样传送到输出节点OUT_ND。即，因为当将加载在检测节点CT_ND1上的0V的电压电平输入到第一PMOS晶体管P1的栅极端子时，第一开关210中包括的第一PMOS晶体管P1导通，所以第一PMOS晶体管P1可以将加载在联接至其源极端子的输入节点IN_ND上的1.2V的电压原样传送到联接至其漏极端子的输出节点OUT_ND。因此，输出节点OUT_ND的电压电平可以变为1.2V作为第一信号SIG1的电压电平，并且可以通过输出焊盘PADO作为第二信号SIG2被输出。
当操作电源VDD为1.8V时，第二设置电路200中包括的第二开关230可以将加载在输入节点IN_ND上的1.2V电压原样传送至输出节点OUT_ND。即，第二开关230中包括的第二NMOS晶体管N2可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的输入节点IN_ND上的1.2V电压原样传送至与其源极端子联接的输出节点OUT_ND。以这种方式，因为通过第二开关230的操作从输入节点IN_ND传送到输出节点OUT_ND的电压是1.2V，所以第二开关230的操作可以与第一开关210的操作相同。即，当检测到第一电压电平低于第二电压电平时，第二开关230可以通过联接输入节点IN_ND和输出节点OUT_ND来辅助第一开关210的操作。
当输入节点IN_ND的电压电平为1.2V时，第一设置电路100可以将在1.8V的操作电源VDD中的、具有1.2V至低于1.2V的Vth的幅值的电压传送到输出节点OUT_ND。换句话说，当将加载在输入节点IN_ND上的1.2V的电压输入到第一NMOS晶体管N1的栅极端子时，第一设置电路100中包括的第一NMOS晶体管N1可以将在输入到其漏极端子的1.8V的操作电源VDD中的、具有1.2V至低于1.2V的Vth的幅值的电压传送到与其源极端子联接的输出节点OUT_ND。因为通过第一设置电路100的操作从输入节点IN_ND传送到输出节点OUT_ND的电压具有1.2V至低于1.2V的Vth的幅值，所以第一设置电路100的操作可以不干扰第二设置电路200的操作。
具体地，下面将描述包括在第二设置电路200中的检测电路220的操作。
首先，因为输入到第二PMOS晶体管P2的栅极端子的1.8V的操作电源VDD高于加载在与其源极端子联接的输入节点IN_ND上的1.2V的电压，第二PMOS晶体管P2可以关断。因此，加载在联接至第二PMOS晶体管P2的源极端子的输入节点IN_ND上的1.2V电压不能通过第二PMOS晶体管P2被传送到与其漏极端子联接的检测节点CT_ND1。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于不能指定其电压电平的浮置状态。然而，根据第一信号SIG1的电压电平为1.2V的事实，第一信号SIG1在0V至1.2V之间摆动。因为第二PMOS晶体管P2通过其栅极端子接收到1.8V的操作电源VDD，所以无论第一信号SIG1在0V与1.2V之间摆动的事实如何，第二PMOS晶体管P2总是保持关断状态。因此，在仅执行第二PMOS晶体管P2的操作的状态下，检测节点CT_ND1可以处于接近于0V的浮置状态，0V为接地电压VSS的电平。
而且，即使第三NMOS晶体管N3通过其栅极端子接收到1.8V的操作电源VDD，由于与其漏极端子联接的检测节点CT_ND1处于接近于作为接地电压VSS的电平的0V的浮置状态，联接至其源极端的第一下沉节点CT_ND2也可以处于接近于作为接地电压VSS的电平的0V的浮置状态。
因为输入到第四PMOS晶体管P4的栅极端子的1.8V的操作电源VDD高于加载在与其源极端子联接的输入节点IN_ND上的1.2V的电压，第四PMOS晶体管P4可以关断。因此，加载在联接至第四PMOS晶体管P4的源极端子的输入节点IN_ND上的1.2V电压不能通过第四PMOS晶体管P4被传送到与其漏极端子联接的第一中间节点CT_ND4。
当将加载在输入节点IN_ND上的1.2V电压输入到第三PMOS晶体管P3的栅极端子时，第三PMOS晶体管P3可以将输入到其源极端子的1.8V的操作电源VDD原样传送到与其漏极端子联接的第一中间节点CT_ND4。因此，通过第三PMOS晶体管P3，输入到其源极端子的1.8V的操作电源VDD可以被原样传送到第一中间节点CT_ND4。
通过第三PMOS晶体管P3和第四PMOS晶体管P4的操作，可以将第一中间节点CT_ND4确定为具有1.8V的电压电平的状态。
当将加载在第一中间节点CT_ND4上的1.8V电压输入到第四NMOS晶体管N4的栅极端子时，第四NMOS晶体管N4可以将输入到其漏极端子的1.8V的操作电源VDD中的、具有1.8V至低于1.8V的Vth的幅值的电压传送到与其源极端子联接的第二中间节点CT_ND5。
第五NMOS晶体管N5可以响应于输入到其栅极端子的1.8V的操作电源VDD，将加载在与其漏极端子联接的第一中间节点CT_ND4上的1.8V电压中的、具有1.8V至低于1.8V的Vth的幅值的电压传送到与其源极端子联接的第二中间节点CT_ND5。
通过第四NMOS晶体管N4和第五NMOS晶体管N5的操作，可以将第二中间节点CT_ND5确定为具有1.8V至低于1.8V的Vth的幅值的电压电平。
当将加载在第二中间节点CT_ND5上的、具有1.8V至低于1.8V的Vth的幅值的电压输入到第五PMOS晶体管P5的栅极端子时，第五PMOS晶体管P5可以将输入到其源极端子的1.8V的操作电源VDD原样传送到第二下沉节点CT_ND3。
当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第九NMOS晶体管N9的栅极端子时，第九NMOS晶体管N9关断，因此，第九NMOS晶体管N9可以不将联接至其漏极端子的第二下沉节点CT_ND3与联接至其源极端子的第十NMOS晶体管N10的栅极端子和漏极端子联接。因此，即使在第二下沉节点CT_ND3的电压足够高的状态下，也可以防止泄漏电流的发生。
尽管接地电压VSS的端子联接至第十NMOS晶体管N10的源极端子，但是由于第九NMOS晶体管N9关断，因此可以通过第五PMOS晶体管P5、第九NMOS晶体管N9和第十NMOS晶体管N10的操作，将第二下沉节点CT_ND3确定为具有1.8V的电压电平的状态。
当将加载在第二下沉节点CT_ND3上的1.8V的电压输入到第六NMOS晶体管N6的栅极端子时，第六NMOS晶体管N6可以导通。当将加载在第二下沉节点CT_ND3上的1.8V的电压输入到第七NMOS晶体管N7的栅极端子时，第七NMOS晶体管N7也可以导通。当将加载在第一下沉节点CT_ND2上的、接近于作为接地电压VSS的电平的0V的电压输入到第八NMOS晶体管N8的栅极端子时，第八NMOS晶体管N8关断，因此，第八NMOS晶体管N8可以不将第七NMOS晶体管N7的源极端子与接地电压VSS联接。因此，通过第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的操作，可以将由于第二PMOS晶体管P2和第三NMOS晶体管N3的操作而处于接近0V的浮置状态的第一下沉节点CT_ND2确定为0V。
通过第三NMOS晶体管N3、第六NMOS晶体管N6、第七NMOS晶体管N7和第八NMOS晶体管N8的上述操作，可以将检测节点CT_ND1确定为0V。
如从以上描述显而易见的，在根据本公开的实施例的信号传输电路中，可以在不使用单独的控制信号的情况下检测操作电源的电压电平与输入信号的电压电平之间的差值，并且可以根据检测结果复用传送输入信号的路径，从而允许通过最稳定的路径传送输入信号。通过这样，可以提高通过信号传输电路输出的信号的占空比，并且可以确保噪声容限。而且，可以确保通过使用通过信号传输电路输出的信号来执行内部操作的半导体装置的操作稳定性。
尽管出于说明性目的已经描述了各个实施例，但是对于本领域技术人员将显而易见的是，在不脱离如所附权利要求中限定的本发明的精神和范围的情况下，可以进行各种改变和修改。
例如，在以上实施例中作为示例描述的逻辑门和晶体管的位置和类型应根据输入到逻辑门和晶体管的信号的极性而不同地实现。

Claims (20)

1.一种信号传输电路，接收在第一电压电平和接地电平之间摆动的第一信号，通过使用具有第二电压电平的操作电源进行操作，并输出在第三电压电平和所述接地电平之间摆动的第二信号，所述信号传输电路包括：
第一设置电路；以及
第二设置电路，
其中当所述第一电压电平高于所述第二电压电平时，所述第一设置电路将所述第三电压电平设置为与所述第二电压电平相同，并且
其中所述第二设置电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述第三电压电平设置为与所述第一电压电平相同。
2.根据权利要求1所述的信号传输电路，其中当所述第一电压电平低于或等于所述第二电压电平时，所述第一设置电路进入不干扰所述第二设置电路的操作的模式。
3.根据权利要求2所述的信号传输电路，其中所述第二设置电路通过检测所述第一电压电平何时高于所述第二电压电平，进入不干扰所述第一设置电路的操作的模式。
4.根据权利要求3所述的信号传输电路，其中所述第二设置电路包括：
第一开关，响应于接收所述第一信号的输入节点与输出所述第二信号的输出节点之间的检测节点的电压电平而被控制；以及
检测电路，通过检测所述第一电压电平和所述第二电压电平之间的差来设置所述检测节点的电压电平。
5.根据权利要求4所述的信号传输电路，
其中所述检测电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述检测节点的电压电平设置为接通所述第一开关的电压电平，并且
其中所述检测电路通过检测所述第一电压电平何时高于所述第二电压电平，将所述检测节点的电压电平设置为关断所述第一开关的电压电平。
6.根据权利要求5所述的信号传输电路，其中所述第二设置电路进一步包括：
第二开关，通过检测所述第一电压电平何时低于所述第二电压电平来联接所述输入节点和所述输出节点。
7.根据权利要求6所述的信号传输电路，其中所述第一设置电路包括：
第一NMOS晶体管，具有联接至所述输入节点的栅极端子、向其供应所述操作电源的漏极端子、以及联接至所述输出节点的源极端子。
8.根据权利要求7所述的信号传输电路，其中所述第一开关包括：
第一PMOS晶体管，具有联接至所述输入节点的源极端子、联接至所述检测节点的栅极端子、以及联接至所述输出节点的漏极端子。
9.根据权利要求8所述的信号传输电路，其中所述第二开关包括：
第二NMOS晶体管，具有联接至所述输入节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至所述输出节点的源极端子。
10.根据权利要求9所述的信号传输电路，其中所述检测电路包括：
第二PMOS晶体管，具有联接至所述输入节点的源极端子、向其供应所述操作电源的栅极端子、以及联接至所述检测节点的漏极端子；
第三PMOS晶体管，具有向其供应所述操作电源的源极端子、联接至所述输入节点的栅极端子、以及联接至第一中间节点的漏极端子；
第四PMOS晶体管，具有联接至所述输入节点的源极端子、向其供应所述操作电源的栅极端子、以及联接至所述第一中间节点的漏极端子；
第三NMOS晶体管，具有联接至所述检测节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至第一下沉节点的源极端子；
第四NMOS晶体管，具有向其供应所述操作电源的漏极端子、联接至所述第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；
第五NMOS晶体管，具有联接至所述第一中间节点的漏极端子、向其供应所述操作电源的栅极端子、以及联接至所述第二中间节点的源极端子；
第五PMOS晶体管，具有向其供应所述操作电源的源极端子、联接至所述第二中间节点的栅极端子、以及联接至第二下沉节点的漏极端子；
第六NMOS晶体管，具有联接至所述第一下沉节点的漏极端子以及联接至所述第二下沉节点的栅极端子；
第七NMOS晶体管，具有联接至所述第六NMOS晶体管的源极端子的漏极端子以及联接至所述第二下沉节点的栅极端子；
第八NMOS晶体管，具有联接至所述第七NMOS晶体管的源极端子的漏极端子、联接至所述第一下沉节点的栅极端子、以及接地的源极端子；
第九NMOS晶体管，具有联接至所述第二下沉节点的漏极端子以及联接至所述第一下沉节点的栅极端子；以及
第十NMOS晶体管，具有共同联接至所述第九NMOS晶体管的源极端子的漏极端子和栅极端子、以及接地的源极端子。
11.一种半导体装置，包括：
第一集成电路，使用具有第一电压电平的第一操作电源，并且输出在所述第一电压电平和接地电平之间摆动的第一信号；以及
第二集成电路，包括信号传输电路，并且使用具有第二电压电平的第二操作电源执行预定的内部操作，
其中所述信号传输电路接收所述第一信号并将所接收的第一信号作为在第三电压电平和所述接地电平之间摆动的第二信号进行传输，
其中所述信号传输电路包括：
第一设置电路，当所述第一电压电平高于所述第二电压电平时，将所述第三电压电平设置为与所述第二电压电平相同；以及
第二设置电路，通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述第三电压电平设置为与所述第一电压电平相同。
12.根据权利要求11所述的半导体装置，其中当所述第一电压电平低于或等于所述第二电压电平时，所述第一设置电路进入不干扰所述第二设置电路的操作的模式。
13.根据权利要求12所述的半导体装置，其中所述第二设置电路通过检测所述第一电压电平何时高于所述第二电压电平，进入不干扰所述第一设置电路的操作的模式。
14.根据权利要求13所述的半导体装置，其中所述第二设置电路包括：
第一开关，响应于接收所述第一信号的输入节点与输出所述第二信号的输出节点之间的检测节点的电压电平而被控制；以及
检测电路，通过检测所述第一电压电平和所述第二电压电平之间的差来设置所述检测节点的电压电平。
15.根据权利要求14所述的半导体装置，
其中所述检测电路通过检测所述第一电压电平何时低于或等于所述第二电压电平，将所述检测节点设置为用于接通所述第一开关的电压电平，并且
其中所述检测电路通过检测所述第一电压电平何时高于所述第二电压电平，将所述检测节点设置为用于关断所述第一开关的电压电平。
16.根据权利要求15所述的半导体装置，其中所述第二设置电路进一步包括：
第二开关，通过检测所述第一电压电平何时低于所述第二电压电平来联接所述输入节点和所述输出节点。
17.根据权利要求16所述的半导体装置，其中所述第一设置电路包括：
第一NMOS晶体管，具有联接至所述输入节点的栅极端子、向其输入所述第二操作电源的漏极端子、以及联接至所述输出节点的源极端子。
18.根据权利要求17所述的半导体装置，其中所述第一开关包括：
第一PMOS晶体管，具有联接至所述输入节点的源极端子、联接至所述检测节点的栅极端子、以及联接至所述输出节点的漏极端子。
19.根据权利要求18所述的半导体装置，其中所述第二开关包括：
第二NMOS晶体管，具有联接至所述输入节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述输出节点的源极端子。
20.根据权利要求19所述的半导体装置，其中所述检测电路包括：
第二PMOS晶体管，具有联接至所述输入节点的源极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述检测节点的漏极端子；
第三PMOS晶体管，具有向其输入所述第二操作电源的源极端子、联接至所述输入节点的栅极端子、以及联接至第一中间节点的漏极端子；
第四PMOS晶体管，具有联接至所述输入节点的源极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述第一中间节点的漏极端子；
第三NMOS晶体管，具有联接至所述检测节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至第一下沉节点的源极端子；
第四NMOS晶体管，具有向其输入所述第二操作电源的漏极端子、联接至所述第一中间节点的栅极端子、以及联接至第二中间节点的源极端子；
第五NMOS晶体管，具有联接至所述第一中间节点的漏极端子、向其输入所述第二操作电源的栅极端子、以及联接至所述第二中间节点的源极端子；
第五PMOS晶体管，具有向其输入所述第二操作电源的源极端子、联接至所述第二中间节点的栅极端子、以及联接至第二下沉节点的漏极端子；
第六NMOS晶体管，具有联接至所述第一下沉节点的漏极端子以及联接至所述第二下沉节点的栅极端子；
第七NMOS晶体管，具有联接至所述第六NMOS晶体管的源极端子的漏极端子以及联接至所述第二下沉节点的栅极端子；
第八NMOS晶体管，具有联接至所述第七NMOS晶体管的源极端子的漏极端子、联接至所述第一下沉节点的栅极端子、以及接地的源极端子；
第九NMOS晶体管，具有联接至所述第二下沉节点的漏极端子以及联接至所述第一下沉节点的栅极端子；以及
第十NMOS晶体管，具有共同联接至所述第九NMOS晶体管的源极端子的漏极端子和栅极端子、以及接地的源极端子。
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