JP2001217393A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JP2001217393A JP2001217393A JP2000025376A JP2000025376A JP2001217393A JP 2001217393 A JP2001217393 A JP 2001217393A JP 2000025376 A JP2000025376 A JP 2000025376A JP 2000025376 A JP2000025376 A JP 2000025376A JP 2001217393 A JP2001217393 A JP 2001217393A
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Abstract
(57)【要約】
【課題】 ピュアＣＭＯＳデバイス構造を用いつつ、安
定化された基準電圧を得ることができる基準電圧発生回
路を備えた半導体集積回路装置を提供する。 【解決手段】 第１のダイオードと第２のダイオードと
の電流密度の相違による両端の電圧差をＣＭＯＳ回路を
構成するウェル領域で構成された第１の抵抗素子に印加
して、電流信号を形成して上記ＣＭＯＳ回路を構成する
ウェル領域で構成された第２の抵抗素子に流して基準電
圧を得る基準電圧発生回路において、上記第２のダイオ
ードに選択的に並列接続されるスイッチとダイオードと
の複数と、上記スイッチを上記基準電圧に対応して選択
的に制御して、安定化された基準電圧に設定する制御回
路とを設けて温度補償された基準電圧を得るようにす
る。
定化された基準電圧を得ることができる基準電圧発生回
路を備えた半導体集積回路装置を提供する。 【解決手段】 第１のダイオードと第２のダイオードと
の電流密度の相違による両端の電圧差をＣＭＯＳ回路を
構成するウェル領域で構成された第１の抵抗素子に印加
して、電流信号を形成して上記ＣＭＯＳ回路を構成する
ウェル領域で構成された第２の抵抗素子に流して基準電
圧を得る基準電圧発生回路において、上記第２のダイオ
ードに選択的に並列接続されるスイッチとダイオードと
の複数と、上記スイッチを上記基準電圧に対応して選択
的に制御して、安定化された基準電圧に設定する制御回
路とを設けて温度補償された基準電圧を得るようにす
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、ＣＭＯＳ回路を用いた基準電圧発生回路を
含むものに利用して有効な技術に関するものである。
装置に関し、ＣＭＯＳ回路を用いた基準電圧発生回路を
含むものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】米国特許第５，７９６，２４４号に、ｓ
ｕｂ―ＰＮＰトランジスタ、抵抗及びＭＯＳトランジス
タを使用して電源電圧や温度の変化に依存しないバンド
ギャツプリファレンス回路が提案されている。
ｕｂ―ＰＮＰトランジスタ、抵抗及びＭＯＳトランジス
タを使用して電源電圧や温度の変化に依存しないバンド
ギャツプリファレンス回路が提案されている。
【０００３】
【発明が解決しようとする課題】半導体技術の進展に伴
い、信号処理ＬＳｌの開発はシステムＬＳＩに適したピ
ュアＣＭＯＳプロセスで形成することが有利となる。つ
まり、従来のようにＢｉＣＭＯＳで安定化電源回路を設
計する場合には、前記のようなバンドギャツプリファレ
ンス回路を利用することが有効であるが、ピュアＣＭＯ
Ｓプロセスでのバイポーラトランジスタと抵抗素子の形
成が課題である。
い、信号処理ＬＳｌの開発はシステムＬＳＩに適したピ
ュアＣＭＯＳプロセスで形成することが有利となる。つ
まり、従来のようにＢｉＣＭＯＳで安定化電源回路を設
計する場合には、前記のようなバンドギャツプリファレ
ンス回路を利用することが有効であるが、ピュアＣＭＯ
Ｓプロセスでのバイポーラトランジスタと抵抗素子の形
成が課題である。
【０００４】バイポーラトランジスタについては、サブ
ストレート型やラテラル型をピュアＣＭＯＳプロセスに
て実現して回路的な工夫により利用することは可能であ
る。しかし、抵抗素子については、微細化されたピュア
ＣＭＯＳ回路では、比較的大きな抵抗値が得られるポリ
シリコン抵抗を利用することができないためにウェル領
域を抵抗素子として用いることとなる。かかるウェル領
域は本来、抵抗素子としての利用を目的としていない為
に、前記バンドギャップリファレンス回路に最適な抵抗
値の制御や温度特性の得られないという問題を有するこ
とが判明した。
ストレート型やラテラル型をピュアＣＭＯＳプロセスに
て実現して回路的な工夫により利用することは可能であ
る。しかし、抵抗素子については、微細化されたピュア
ＣＭＯＳ回路では、比較的大きな抵抗値が得られるポリ
シリコン抵抗を利用することができないためにウェル領
域を抵抗素子として用いることとなる。かかるウェル領
域は本来、抵抗素子としての利用を目的としていない為
に、前記バンドギャップリファレンス回路に最適な抵抗
値の制御や温度特性の得られないという問題を有するこ
とが判明した。
【０００５】この発明の目的は、ピュアＣＭＯＳデバイ
ス構造を用いつつ、安定化された基準電圧を得ることが
できる基準電圧発生回路を備えた半導体集積回路装置を
提供することある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。
ス構造を用いつつ、安定化された基準電圧を得ることが
できる基準電圧発生回路を備えた半導体集積回路装置を
提供することある。この発明の前記ならびにそのほかの
目的と新規な特徴は、本明細書の記述および添付図面か
ら明らかになるであろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のダイオードと第２の
ダイオードとの電流密度の相違による両端の電圧差をＣ
ＭＯＳ回路を構成するウェル領域で構成された第１の抵
抗素子に印加して、電流信号を形成して上記ＣＭＯＳ回
路を構成するウェル領域で構成された第２の抵抗素子に
流して基準電圧を得る基準電圧発生回路において、上記
第２のダイオードに選択的に並列接続されるスイッチと
ダイオードとの複数と、上記スイッチを上記基準電圧に
対応して選択的に制御して、安定化された基準電圧に設
定する制御回路とを設けて温度補償された基準電圧を得
るようにする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、第１のダイオードと第２の
ダイオードとの電流密度の相違による両端の電圧差をＣ
ＭＯＳ回路を構成するウェル領域で構成された第１の抵
抗素子に印加して、電流信号を形成して上記ＣＭＯＳ回
路を構成するウェル領域で構成された第２の抵抗素子に
流して基準電圧を得る基準電圧発生回路において、上記
第２のダイオードに選択的に並列接続されるスイッチと
ダイオードとの複数と、上記スイッチを上記基準電圧に
対応して選択的に制御して、安定化された基準電圧に設
定する制御回路とを設けて温度補償された基準電圧を得
るようにする。
【０００７】
【発明の実施の形態】図１には、この発明に係る基準電
圧発生回路の一実施例の基本的な回路図が示されてい
る。同図の各回路素子は、ＣＭＯＳ集積回路の製造技術
により形成されるデバイス構造を利用してそれぞれ形成
される。並列接続されたダイオード（或はダイオード接
続したトランジスタ）Ｑ１〜Ｑｎと直列接続された抵抗
Ｒ１に更に直列接続された抵抗Ｒ２が設けられる。一
方、ダイオード（或はダイオード接続したトランジスタ
Ｑｘが設けられる。上記抵抗Ｒ１とＲ２の接続点Ｖ１と
ダイオードＱｘのアノード側電圧Ｖｘとを受ける演算増
幅回路ＯＰにより電流源回路を制御し、かかる電流源回
路により形成されたバイアス電流ｌ１とＩ２が上記抵抗
Ｒ１とＲ２及びダイオードＱ１等の直列回路と、上記ダ
イオードＱｘにそれぞれ供給される。
圧発生回路の一実施例の基本的な回路図が示されてい
る。同図の各回路素子は、ＣＭＯＳ集積回路の製造技術
により形成されるデバイス構造を利用してそれぞれ形成
される。並列接続されたダイオード（或はダイオード接
続したトランジスタ）Ｑ１〜Ｑｎと直列接続された抵抗
Ｒ１に更に直列接続された抵抗Ｒ２が設けられる。一
方、ダイオード（或はダイオード接続したトランジスタ
Ｑｘが設けられる。上記抵抗Ｒ１とＲ２の接続点Ｖ１と
ダイオードＱｘのアノード側電圧Ｖｘとを受ける演算増
幅回路ＯＰにより電流源回路を制御し、かかる電流源回
路により形成されたバイアス電流ｌ１とＩ２が上記抵抗
Ｒ１とＲ２及びダイオードＱ１等の直列回路と、上記ダ
イオードＱｘにそれぞれ供給される。
【０００８】上記バイアス制御電流ｌ１は、上記演算増
幅回路ＯＰによって常にバイアス電流Ｉ２に等しくなる
ように制御される。この場合、バイアス電流Ｉ１とｌ２
はそれぞれ次の式（１）と（２）のように表される。 Ｉ１＝（ＶＢＥｘ−ＶＢＥ１）／Ｒ１ ＝（ｋＴ／ｑ）Ｌｎ（ｍ）（１／Ｒ１） ・・・・・・（１） Ｉ１＝Ｉ２ ・・・・・・（２） 出力電圧Ｖｏは、次式（３）で表される。 Ｖｏ＝Ｖ２＋（ｋＴ／ｑ）Ｌｎ（ｍ）（Ｒ２／Ｒ１） ・・・・・・（３）
幅回路ＯＰによって常にバイアス電流Ｉ２に等しくなる
ように制御される。この場合、バイアス電流Ｉ１とｌ２
はそれぞれ次の式（１）と（２）のように表される。 Ｉ１＝（ＶＢＥｘ−ＶＢＥ１）／Ｒ１ ＝（ｋＴ／ｑ）Ｌｎ（ｍ）（１／Ｒ１） ・・・・・・（１） Ｉ１＝Ｉ２ ・・・・・・（２） 出力電圧Ｖｏは、次式（３）で表される。 Ｖｏ＝Ｖ２＋（ｋＴ／ｑ）Ｌｎ（ｍ）（Ｒ２／Ｒ１） ・・・・・・（３）
【０００９】上記式（３）の出力電圧の式の右辺は、従
来から利用されているバンドギャツプリファレンス回路
の出力電圧の式に対してｍの値を２〜ｎまでの任意の値
に設定出来ることに特徴がある。つまり、従来から利用
されているバンドギャツプリファレンス回路の出力電圧
Ｖｏは、上記ダイオードＱｘとＱ１のエミッタ面積比ｍ
と、抵抗Ｒ２とＲ１の比をと適当に選ぶことによって、
温度変化に依存しない特性を得るように設計することが
可能である。しかしながら、ＣＭＯＳ回路のウェル領域
を用いた場合には、その抵抗値が比較的小さく、抵抗Ｒ
２及びＲ１の絶対値の変化に対してはＶＢＥ１が変化す
る為に精度よく温度補償することができずに出力電圧Ｖ
ｏを一定値を保つことが出来ないという欠点があった。
来から利用されているバンドギャツプリファレンス回路
の出力電圧の式に対してｍの値を２〜ｎまでの任意の値
に設定出来ることに特徴がある。つまり、従来から利用
されているバンドギャツプリファレンス回路の出力電圧
Ｖｏは、上記ダイオードＱｘとＱ１のエミッタ面積比ｍ
と、抵抗Ｒ２とＲ１の比をと適当に選ぶことによって、
温度変化に依存しない特性を得るように設計することが
可能である。しかしながら、ＣＭＯＳ回路のウェル領域
を用いた場合には、その抵抗値が比較的小さく、抵抗Ｒ
２及びＲ１の絶対値の変化に対してはＶＢＥ１が変化す
る為に精度よく温度補償することができずに出力電圧Ｖ
ｏを一定値を保つことが出来ないという欠点があった。
【００１０】この実施例では、並列に接続するダイオー
ド（Ｑ１〜Ｑｎ）の数をスイッチＳ２〜Ｓｎにより任意
の数に設定できることにより、（３）式右辺のＬｎ
（ｍ）をＬｎ（２）〜Ｌｎ（ｎ）のように設定可能にで
きるという特徴を有する。
ド（Ｑ１〜Ｑｎ）の数をスイッチＳ２〜Ｓｎにより任意
の数に設定できることにより、（３）式右辺のＬｎ
（ｍ）をＬｎ（２）〜Ｌｎ（ｎ）のように設定可能にで
きるという特徴を有する。
【００１１】一方、（１）式により、電流Ｉ１は抵抗Ｒ
１に逆比例し、抵抗Ｒ１の抵抗値が増加すると電流Ｉ
１、Ｉ２ともに減少することになる。ＶＢＥは下記式
（４）で与えられる。 ＶＢＥ＝（ｋＴ／ｑ）Ｌｎ（ｍ）（Ｉ２／ＩＥＳ） ・・・・・（４）
１に逆比例し、抵抗Ｒ１の抵抗値が増加すると電流Ｉ
１、Ｉ２ともに減少することになる。ＶＢＥは下記式
（４）で与えられる。 ＶＢＥ＝（ｋＴ／ｑ）Ｌｎ（ｍ）（Ｉ２／ＩＥＳ） ・・・・・（４）
【００１２】上記ダイオードの順方向電圧ＶＢＥは、電
流Ｉ２に依存して変化（減少）する。ここで、ＩＥＳは
Ｑｘの逆方向飽和電流である。この結果、並列接続する
ダイオードの数ｍを増やすことにより出力電圧Ｖｏを補
正することができる。また、上記電圧ＶＢＥの温度特性
は、ＶＢＥの値が小さいほど大きくなる性質があり、上
記（３）式の右辺第１項の温度変化の増大を、第２項に
おけるｍを増加することによってＴの係数（感度）を増
加することになり、温度特性を補償することも可能にな
る。
流Ｉ２に依存して変化（減少）する。ここで、ＩＥＳは
Ｑｘの逆方向飽和電流である。この結果、並列接続する
ダイオードの数ｍを増やすことにより出力電圧Ｖｏを補
正することができる。また、上記電圧ＶＢＥの温度特性
は、ＶＢＥの値が小さいほど大きくなる性質があり、上
記（３）式の右辺第１項の温度変化の増大を、第２項に
おけるｍを増加することによってＴの係数（感度）を増
加することになり、温度特性を補償することも可能にな
る。
【００１３】この実施例では、抵抗素子の絶対値バラツ
キや大きな温度特性を許容するバンドギャツプリファレ
ンス回路を実現する為に、抵抗値変動に対する簡単な補
正回路を追加するものであり、具体的には、抵抗値の変
化によるダイオード（バイポーラトランジスタ）ＶＢＥ
の変化を補償する方向にＶＢＥの差分を生成する電流比
を変更するものである。上記抵抗値の変化によりダイオ
ードのＶＢＥｘの変化を補償する方向にＶＢＥｘ−ＶＢ
Ｅ１の差分を生成する電流密度比を変更することによ
り、言い換えるならば、上記ダイオードＱ１に並列接続
されるダイオードＱ２〜Ｑｎの数を変更することで抵抗
値の変化に対しても安定な出力電圧が得られる。
キや大きな温度特性を許容するバンドギャツプリファレ
ンス回路を実現する為に、抵抗値変動に対する簡単な補
正回路を追加するものであり、具体的には、抵抗値の変
化によるダイオード（バイポーラトランジスタ）ＶＢＥ
の変化を補償する方向にＶＢＥの差分を生成する電流比
を変更するものである。上記抵抗値の変化によりダイオ
ードのＶＢＥｘの変化を補償する方向にＶＢＥｘ−ＶＢ
Ｅ１の差分を生成する電流密度比を変更することによ
り、言い換えるならば、上記ダイオードＱ１に並列接続
されるダイオードＱ２〜Ｑｎの数を変更することで抵抗
値の変化に対しても安定な出力電圧が得られる。
【００１４】高集積化されたアナログ回路とデジタル回
路とが混在するＬＳＩでは、各アナログ回路のブロック
に供給される基準電圧（或は電流）を基に各アナログ回
路の動作点が定まる方式が多く採用されている。その場
合、基準電圧の安定性によってアナログ回路ブロック特
性の安定性が決定される場合が多い。従って、基準電圧
を生成するバイアス回路の安定性が非常に重要となるの
で、ＣＭＯＳプ口セスを用いたアナログ／デジタル混載
ＬＳＩの中で、特に温度依存性を押さえた基準電圧を必
要とするものに有効となる。
路とが混在するＬＳＩでは、各アナログ回路のブロック
に供給される基準電圧（或は電流）を基に各アナログ回
路の動作点が定まる方式が多く採用されている。その場
合、基準電圧の安定性によってアナログ回路ブロック特
性の安定性が決定される場合が多い。従って、基準電圧
を生成するバイアス回路の安定性が非常に重要となるの
で、ＣＭＯＳプ口セスを用いたアナログ／デジタル混載
ＬＳＩの中で、特に温度依存性を押さえた基準電圧を必
要とするものに有効となる。
【００１５】図２には、この発明に係る基準電圧発生回
路の一実施例の回路図が示されている。電流源回路は、
Ｐチャンネル型のＭＯＳＦＥＴＱ１０とＱ１１により構
成される。これらのＭＯＳＦＥＴＱ１０とＱ１１のゲー
トには、上記電圧ＶｘとＶ１を受ける演算増幅回路ＯＰ
の出力電圧が印加されており、両者が等しくなるような
電流Ｉ１とＩ２が形成される。
路の一実施例の回路図が示されている。電流源回路は、
Ｐチャンネル型のＭＯＳＦＥＴＱ１０とＱ１１により構
成される。これらのＭＯＳＦＥＴＱ１０とＱ１１のゲー
トには、上記電圧ＶｘとＶ１を受ける演算増幅回路ＯＰ
の出力電圧が印加されており、両者が等しくなるような
電流Ｉ１とＩ２が形成される。
【００１６】スイッチＳ２〜Ｓｎとそれにより接続され
るダイオードＱ２なしいＱｎは、ダイオードＱ４とスイ
ッチＳ４が代表として詳細に示されているように、トラ
ンジスタＱ４のエミッタとコレクタとが上記ダイオード
Ｑ１のカソードとアノードに接続され、そのベースがＣ
ＭＯＳスイッチによりコレクタ又はエミッタに接続され
る。ＣＭＯＳスイッチは、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ４２とＰチャンネル型ＭＯＳＦＥＴＱ４１の並列回路
からなる第１スイッチ回路と、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ４３とＰチャンネル型ＭＯＳＦＥＴＱ４４の並列
回路からなる第２スイッチ回路からなり、上記トランジ
スタＱ４のベースとコレクタ及びベースとエミッタとを
それぞれ接続する。
るダイオードＱ２なしいＱｎは、ダイオードＱ４とスイ
ッチＳ４が代表として詳細に示されているように、トラ
ンジスタＱ４のエミッタとコレクタとが上記ダイオード
Ｑ１のカソードとアノードに接続され、そのベースがＣ
ＭＯＳスイッチによりコレクタ又はエミッタに接続され
る。ＣＭＯＳスイッチは、Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ４２とＰチャンネル型ＭＯＳＦＥＴＱ４１の並列回路
からなる第１スイッチ回路と、Ｎチャンネル型ＭＯＳＦ
ＥＴＱ４３とＰチャンネル型ＭＯＳＦＥＴＱ４４の並列
回路からなる第２スイッチ回路からなり、上記トランジ
スタＱ４のベースとコレクタ及びベースとエミッタとを
それぞれ接続する。
【００１７】制御信号ＶＣ１がハイレベルで、制御信号
／ＶＣ２がロウレベルのとき、上記第１スイッチ回路が
オン状態となり、トランジスタＱ４のベースとコレクタ
とを接続してダイオードとして動作させ、上記ダイオー
ドＱ１に並列形態のダイオードＱ４が接続されることに
なる。制御信号ＶＣ１がロウレベルで、制御信号／ＶＣ
２がハイレベルのとき、上記第２スイッチ回路がオン状
態となり、上記トランジスタＱ４のベースとエミッタを
接続する。このとき、トランジスタＱ４はオフ状態とな
って電流が流れない。つまり、上記電流Ｉ１はダイオー
ドＱ１に流れるものとなる。
／ＶＣ２がロウレベルのとき、上記第１スイッチ回路が
オン状態となり、トランジスタＱ４のベースとコレクタ
とを接続してダイオードとして動作させ、上記ダイオー
ドＱ１に並列形態のダイオードＱ４が接続されることに
なる。制御信号ＶＣ１がロウレベルで、制御信号／ＶＣ
２がハイレベルのとき、上記第２スイッチ回路がオン状
態となり、上記トランジスタＱ４のベースとエミッタを
接続する。このとき、トランジスタＱ４はオフ状態とな
って電流が流れない。つまり、上記電流Ｉ１はダイオー
ドＱ１に流れるものとなる。
【００１８】図３には、上記制御信号ＶＣ１，／ＶＣ１
等を形成するスイッチ制御回路の一実施例の回路図が示
されていてる。外部端子から供給される設定信号を受け
るレジスタ又は同図にスイッチの形態でしめされたヒュ
ーズの選択的な切断により形成された信号をインバータ
回路Ｎ１とＮ２ないしＮ７とＮ８により、２進の重みを
持った４ビットの相補信号とし、各ビットの反転／非反
転信号を組み合わせてゲート回路Ｇ１ないしＧ１０に供
給して、ＶＣ１ないしＶＣ１０と／ＶＣ１〜／ＶＣ１０
の１１通りの相補制御信号を形成する。上記のような４
ビットの信号を用いた場合には最大で１６通りの選択が
可能である。
等を形成するスイッチ制御回路の一実施例の回路図が示
されていてる。外部端子から供給される設定信号を受け
るレジスタ又は同図にスイッチの形態でしめされたヒュ
ーズの選択的な切断により形成された信号をインバータ
回路Ｎ１とＮ２ないしＮ７とＮ８により、２進の重みを
持った４ビットの相補信号とし、各ビットの反転／非反
転信号を組み合わせてゲート回路Ｇ１ないしＧ１０に供
給して、ＶＣ１ないしＶＣ１０と／ＶＣ１〜／ＶＣ１０
の１１通りの相補制御信号を形成する。上記のような４
ビットの信号を用いた場合には最大で１６通りの選択が
可能である。
【００１９】上記のように２進の重みをデコーダして選
択信号を形成する場合には、上記１１通りのうちの１つ
の選択信号しか形成されないから、Ｑ１に対してＱ２な
いしＱｎのエミッタ面積を上記選択信号に対応して増大
されるように設定される。あるいは、上記デコード出力
にオアゲート回路を付加して、上記デコード結果に対応
した数のダイオードを接続したり、各ビットに対応して
スイッチをオン状態にさせる場合には、Ｑ１に対して並
列接続されるダイオードの数を増加させることができ
る。このとき、Ｑ２〜Ｑｎは同じエミッタ面積により形
成される。このような制御信号を形成して、上記ＣＭＯ
Ｓスイッチ回路に供給することにより、ダイオードとし
て動作するトランジスタＱ１〜Ｑｎの内、実効的に並列
接続されているダイオードの数ｍを選択することができ
る。図４には、上記ダイオードの数ｍを変化させた場合
の出力電圧の例が示されている。
択信号を形成する場合には、上記１１通りのうちの１つ
の選択信号しか形成されないから、Ｑ１に対してＱ２な
いしＱｎのエミッタ面積を上記選択信号に対応して増大
されるように設定される。あるいは、上記デコード出力
にオアゲート回路を付加して、上記デコード結果に対応
した数のダイオードを接続したり、各ビットに対応して
スイッチをオン状態にさせる場合には、Ｑ１に対して並
列接続されるダイオードの数を増加させることができ
る。このとき、Ｑ２〜Ｑｎは同じエミッタ面積により形
成される。このような制御信号を形成して、上記ＣＭＯ
Ｓスイッチ回路に供給することにより、ダイオードとし
て動作するトランジスタＱ１〜Ｑｎの内、実効的に並列
接続されているダイオードの数ｍを選択することができ
る。図４には、上記ダイオードの数ｍを変化させた場合
の出力電圧の例が示されている。
【００２０】図５には、上記ダイオードの一実施例の概
略素子構造断面図が示されている。特に制限されない
が、Ｐ型基板ＰＳＵＢに深い深さのＮ型ウェル領域又は
分離領域ＤＷＥＬが形成される。この分離領域ＤＷＥＬ
にＰ型のウェル領域ＰＷＥＬが形成される。このＰ型ウ
ェル領域ＰＷＥＬに、Ｎチャンネル型ＭＯＳＦＥＴを構
成するソース，ドレインと同じプロセスで形成されたＮ
型半導体領域をエミッタＥとし、その周りを取り囲むよ
うに形成されたソース，ドレイン領域と上記分離領域Ｄ
ＷＥＬをコレクタＣとし、上記Ｐ型ウェル領域ＰＷＥＬ
をベースＢとしてバイポーラトランジスタを構成し、上
記のようにベースとコレクタとを接続してダイオードと
して用いる。同図では、省略されているが、前記抵抗Ｒ
１とＲ２は、上記分離領域ＤＷＥＬに形成されたＰ型の
ウェル領域を拡散抵抗とし用いるものである。
略素子構造断面図が示されている。特に制限されない
が、Ｐ型基板ＰＳＵＢに深い深さのＮ型ウェル領域又は
分離領域ＤＷＥＬが形成される。この分離領域ＤＷＥＬ
にＰ型のウェル領域ＰＷＥＬが形成される。このＰ型ウ
ェル領域ＰＷＥＬに、Ｎチャンネル型ＭＯＳＦＥＴを構
成するソース，ドレインと同じプロセスで形成されたＮ
型半導体領域をエミッタＥとし、その周りを取り囲むよ
うに形成されたソース，ドレイン領域と上記分離領域Ｄ
ＷＥＬをコレクタＣとし、上記Ｐ型ウェル領域ＰＷＥＬ
をベースＢとしてバイポーラトランジスタを構成し、上
記のようにベースとコレクタとを接続してダイオードと
して用いる。同図では、省略されているが、前記抵抗Ｒ
１とＲ２は、上記分離領域ＤＷＥＬに形成されたＰ型の
ウェル領域を拡散抵抗とし用いるものである。
【００２１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 第１のダイオードと第２のダイオードとの電流
密度の相違による両端の電圧差をＣＭＯＳ回路を構成す
るウェル領域で構成された第１の抵抗素子に印加して、
電流信号を形成して上記ＣＭＯＳ回路を構成するウェル
領域で構成された第２の抵抗素子に流して基準電圧を得
る基準電圧発生回路において、上記第２のダイオードに
選択的に並列接続されるスイッチとダイオードとの複数
と、上記スイッチを上記基準電圧に対応して選択的に制
御して、安定化された基準電圧に設定する制御回路とを
設けて温度補償された基準電圧を得ることができるとい
う効果が得られる。
記の通りである。すなわち、 （１） 第１のダイオードと第２のダイオードとの電流
密度の相違による両端の電圧差をＣＭＯＳ回路を構成す
るウェル領域で構成された第１の抵抗素子に印加して、
電流信号を形成して上記ＣＭＯＳ回路を構成するウェル
領域で構成された第２の抵抗素子に流して基準電圧を得
る基準電圧発生回路において、上記第２のダイオードに
選択的に並列接続されるスイッチとダイオードとの複数
と、上記スイッチを上記基準電圧に対応して選択的に制
御して、安定化された基準電圧に設定する制御回路とを
設けて温度補償された基準電圧を得ることができるとい
う効果が得られる。
【００２２】（２） 上記に加えて、上記ＣＭＯＳ集積
回路を第１導電型の半導体基板上に形成された第２導電
型の分離領域と、上記分離領域内に形成された第１導電
型のウェル領域と、上記第１導電型のウェル領域内に形
成された第２導電型のソース，ドレインと同一の工程で
形成された半導体領域とを含むものとし、上記各ダイオ
ードを上記第２導電型の半導体領域の１つをエミッタと
し、かかるエミッタを取り囲むように形成された半導体
領域と上記分離領域をコレクタとし、上記ウェル領域を
ベースとするトランジスタを用いてダイオード接続する
ことにより、ピュアＣＭＯＳデバイス構造で安定な基準
電圧を得ることができるという効果が得られる。
回路を第１導電型の半導体基板上に形成された第２導電
型の分離領域と、上記分離領域内に形成された第１導電
型のウェル領域と、上記第１導電型のウェル領域内に形
成された第２導電型のソース，ドレインと同一の工程で
形成された半導体領域とを含むものとし、上記各ダイオ
ードを上記第２導電型の半導体領域の１つをエミッタと
し、かかるエミッタを取り囲むように形成された半導体
領域と上記分離領域をコレクタとし、上記ウェル領域を
ベースとするトランジスタを用いてダイオード接続する
ことにより、ピュアＣＭＯＳデバイス構造で安定な基準
電圧を得ることができるという効果が得られる。
【００２３】（３） 上記に加えて、上記第２のダイオ
ードとして、上記トランジスタのエミッタとコレクタと
が接続して構成し、上記スイッチを介して上記第２のダ
イオードに接続されるスイッチとダイオードとして、上
記第２のダイオードを構成するトランジスタのコレクタ
とエミッタとそれぞれ接続されたトランジスタと、スイ
ッチ制御信号が一方のレベルときにオン状態になって、
上記トランジスタのベースとコレクタを接続してダイオ
ード構成とする第１のＣＭＯＳスイッチと、スイッチ制
御信号が他方のレベルときにオン状態になって、上記ト
ランジスタのベースとエミッタを接続する第２のＣＭＯ
Ｓスイッチとを用いることにより、ＣＭＯＳデバイス構
造を利用した回路を実現できるという効果が得られる。
ードとして、上記トランジスタのエミッタとコレクタと
が接続して構成し、上記スイッチを介して上記第２のダ
イオードに接続されるスイッチとダイオードとして、上
記第２のダイオードを構成するトランジスタのコレクタ
とエミッタとそれぞれ接続されたトランジスタと、スイ
ッチ制御信号が一方のレベルときにオン状態になって、
上記トランジスタのベースとコレクタを接続してダイオ
ード構成とする第１のＣＭＯＳスイッチと、スイッチ制
御信号が他方のレベルときにオン状態になって、上記ト
ランジスタのベースとエミッタを接続する第２のＣＭＯ
Ｓスイッチとを用いることにより、ＣＭＯＳデバイス構
造を利用した回路を実現できるという効果が得られる。
【００２４】（４） 上記に加えて、上記スイッチ制御
信号を、外部端子から供給された設定信号を受けるレジ
スタ又は選択的に切断されるヒューズ手段により形成す
ることにより、プロセスバラツキ等を考慮した安定した
基準電圧を得ることができるという効果が得られる。
信号を、外部端子から供給された設定信号を受けるレジ
スタ又は選択的に切断されるヒューズ手段により形成す
ることにより、プロセスバラツキ等を考慮した安定した
基準電圧を得ることができるという効果が得られる。
【００２５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
オードＱ１〜Ｑｎは同一サイズでなくても良い。つま
り、ダイオードＱｘとＱ１とが一定のエミッタ面積比率
で形成され、上記Ｑ１に対して、それよりも小さなエミ
ッタ面積を持つダイオードＱ２ないしＱｎを順次接続す
ることにより所望の電流密度差を持たせるようにすれば
よい。また、ダイオードＱｘに並列に付加するダイオー
ドを設けて構成してもよい。上記ダイオードＱｘに抵抗
を直列に付加することもできるし、ｍの設定により所望
の温度依存性を持たせることも可能である。この発明
は、基準電圧発生回路を備えたＣＭＯＳ集積回路に広く
利用することができる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、ダイ
オードＱ１〜Ｑｎは同一サイズでなくても良い。つま
り、ダイオードＱｘとＱ１とが一定のエミッタ面積比率
で形成され、上記Ｑ１に対して、それよりも小さなエミ
ッタ面積を持つダイオードＱ２ないしＱｎを順次接続す
ることにより所望の電流密度差を持たせるようにすれば
よい。また、ダイオードＱｘに並列に付加するダイオー
ドを設けて構成してもよい。上記ダイオードＱｘに抵抗
を直列に付加することもできるし、ｍの設定により所望
の温度依存性を持たせることも可能である。この発明
は、基準電圧発生回路を備えたＣＭＯＳ集積回路に広く
利用することができる。
【００２６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のダイオードと第２の
ダイオードとの電流密度の相違による両端の電圧差をＣ
ＭＯＳ回路を構成するウェル領域で構成された第１の抵
抗素子に印加して、電流信号を形成して上記ＣＭＯＳ回
路を構成するウェル領域で構成された第２の抵抗素子に
流して基準電圧を得る基準電圧発生回路において、上記
第２のダイオードに選択的に並列接続されるスイッチと
ダイオードとの複数と、上記スイッチを上記基準電圧に
対応して選択的に制御して、安定化された基準電圧に設
定する制御回路とを設けて温度補償された基準電圧を得
ることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、第１のダイオードと第２の
ダイオードとの電流密度の相違による両端の電圧差をＣ
ＭＯＳ回路を構成するウェル領域で構成された第１の抵
抗素子に印加して、電流信号を形成して上記ＣＭＯＳ回
路を構成するウェル領域で構成された第２の抵抗素子に
流して基準電圧を得る基準電圧発生回路において、上記
第２のダイオードに選択的に並列接続されるスイッチと
ダイオードとの複数と、上記スイッチを上記基準電圧に
対応して選択的に制御して、安定化された基準電圧に設
定する制御回路とを設けて温度補償された基準電圧を得
ることができる。
【図１】この発明に係る基準電圧発生回路の一実施例を
示す基本的な回路図である。
示す基本的な回路図である。
【図２】この発明に係る基準電圧発生回路の一実施例を
示す回路図である。
示す回路図である。
【図３】図２の制御信号を形成するスイッチ制御回路の
一実施例を示す回路図である。
一実施例を示す回路図である。
【図４】図２の回路における並列接続されるダイオード
の数を増加させた場合の出力電圧の特性図である。
の数を増加させた場合の出力電圧の特性図である。
【図５】上記ダイオードの一実施例を示す概略素子構造
断面図である。
断面図である。
Ｑｘ，Ｑ１〜Ｑｎ…ダイオード（又はダイオード接続の
トランジスタ）、Ｑ１０，Ｑ１１…ＭＯＳＦＥＴ、ＯＰ
…演算増幅回路、Ｓ２〜Ｓｎ…スイッチ、Ｎ１〜Ｎ９…
インバータ回路、Ｇ１〜Ｇ１０…ゲート回路、ＰＳＵＢ
…基板、ＤＷＥＬ…分離領域、ＰＷＥＬ…Ｐ型ウェル領
域、Ｅ…エミッタ、Ｃ…コレクタ、Ｂ…ベース。
トランジスタ）、Ｑ１０，Ｑ１１…ＭＯＳＦＥＴ、ＯＰ
…演算増幅回路、Ｓ２〜Ｓｎ…スイッチ、Ｎ１〜Ｎ９…
インバータ回路、Ｇ１〜Ｇ１０…ゲート回路、ＰＳＵＢ
…基板、ＤＷＥＬ…分離領域、ＰＷＥＬ…Ｐ型ウェル領
域、Ｅ…エミッタ、Ｃ…コレクタ、Ｂ…ベース。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３２１Ｌ
Claims (4)
- 【請求項１】 第１のダイオードと、 第２のダイオードと、 上記第２のダイオードに直列に接続され、ＣＭＯＳ回路
を構成するウェル領域で構成された第１の抵抗素子と、 上記第１のダイオードにより発生する電圧と、上記第２
のダイオード及び第１の抵抗素子とで発生する電圧とが
等しくなるようにバイアス電流を供給するバイアス回路
と上記第１の抵抗素子に直列に上記ＣＭＯＳ回路を構成
するウェル領域で構成された第２の抵抗素子を接続して
基準電圧を得る基準電圧発生回路を備えたＣＭＯＳ集積
回路であって、 上記第２のダイオードに選択的に並列接続されるスイッ
チとダイオードとの複数と、 上記スイッチを上記基準電圧に対応して選択的に制御し
て、安定化された基準電圧に設定する制御回路とを設け
てなることを特徴とするＣＭＯＳ集積回路。 - 【請求項２】 請求項１において、 上記ＣＭＯＳ集積回路は、第１導電型の半導体基板上に
形成された第２導電型の分離領域と、 上記分離領域内に形成された第１導電型のウェル領域
と、 上記第１導電型のウェル領域内に形成された第２導電型
のソース，ドレインと同一の工程で形成された半導体領
域とを備え、 上記各ダイオードは、上記第２導電型の半導体領域の１
つをエミッタとし、かかるエミッタを取り囲むように形
成された半導体領域と上記分離領域をコレクタとし、 上記ウェル領域をベースとするトランジスタをダイオー
ド接続して構成されるものであることを特徴とするＣＭ
ＯＳ集積回路。 - 【請求項３】 請求項２において、 上記第２のダイオードは、上記トランジスタのエミッタ
とコレクタとが接続されて構成され、 上記スイッチを介して上記第２のダイオードに接続され
るスイッチとダイオードは、 上記第２のダイオードを構成するトランジスタのコレク
タとエミッタとそれぞれ接続されたトランジスタと、ス
イッチ制御信号が一方のレベルときにオン状態になっ
て、上記トランジスタのベースとコレクタを接続してダ
イオード構成とする第１のＣＭＯＳスイッチと、スイッ
チ制御信号が他方のレベルときにオン状態になって、上
記トランジスタのベースとエミッタを接続する第２のＣ
ＭＯＳスイッチからなることを特徴とするＣＭＯＳ集積
回路。 - 【請求項４】 請求項３において、上記スイッチ制御信
号は、外部端子から供給された設定信号を受けるレジス
タ又は選択的に切断されるヒューズ手段により形成され
るものであることを特徴とするＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025376A JP2001217393A (ja) | 2000-02-02 | 2000-02-02 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000025376A JP2001217393A (ja) | 2000-02-02 | 2000-02-02 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001217393A true JP2001217393A (ja) | 2001-08-10 |
Family
ID=18551242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000025376A Pending JP2001217393A (ja) | 2000-02-02 | 2000-02-02 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001217393A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342390B2 (en) | 2006-05-01 | 2008-03-11 | Fujitsu Limited | Reference voltage generation circuit |
| WO2010059609A1 (en) | 2008-11-18 | 2010-05-27 | Microchip Technology Incorporated | Systems and methods for trimming bandgap offset with bipolar diode elements |
| CN102013413A (zh) * | 2009-09-08 | 2011-04-13 | 瑞萨电子株式会社 | 半导体装置和半导体装置的击穿电压控制方法 |
| US7944000B2 (en) | 2006-06-12 | 2011-05-17 | Ricoh Company, Ltd. | Semiconductor resistor, method of manufacturing the same, and current generating device using the same |
-
2000
- 2000-02-02 JP JP2000025376A patent/JP2001217393A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7342390B2 (en) | 2006-05-01 | 2008-03-11 | Fujitsu Limited | Reference voltage generation circuit |
| US7944000B2 (en) | 2006-06-12 | 2011-05-17 | Ricoh Company, Ltd. | Semiconductor resistor, method of manufacturing the same, and current generating device using the same |
| WO2010059609A1 (en) | 2008-11-18 | 2010-05-27 | Microchip Technology Incorporated | Systems and methods for trimming bandgap offset with bipolar diode elements |
| US8022751B2 (en) | 2008-11-18 | 2011-09-20 | Microchip Technology Incorporated | Systems and methods for trimming bandgap offset with bipolar elements |
| KR101813999B1 (ko) | 2008-11-18 | 2018-01-02 | 마이크로칩 테크놀로지 인코포레이티드 | 바이폴라 다이오드 요소들로 밴드갭 오프셋을 트리밍하기 위한 시스템 및 방법 |
| CN102013413A (zh) * | 2009-09-08 | 2011-04-13 | 瑞萨电子株式会社 | 半导体装置和半导体装置的击穿电压控制方法 |
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