TW540053B - Row decoder of a NOR-type flash memory device - Google Patents

Description

540053 雙 玖、發明說明 (發明說明應敎日月：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 本申清案根據用於關於韓國專利申請案在2 0 0 〇年7月1 3 日提出之NO .2000-40212及在2000年11月20日提出之 N0.2000-68999之優先權，其内文係在這裡以藉由參考它 們之全部之方式而納入。 發 本發明大致關於一種半導體記憶體裝置’及更特別關於 具有其在記憶體裝置上佔有，較小配置區域之—列解碼 器之一種NOR型快閃記憶裝置。

半導體記憶體裝置係分類成揮發性及非揮發性型，在一 電源係切斷時揮發性半導體記憶體裝置不可以保留儲存 在它們之龙憶體單元中之資料’同時即使在一電源切斷週： 期期間非揮發性半導體記憶體裝置保留它們之資料。非揮〜 發性半導體記憶體裝置係有用於需要穩定資料保留裝置 之運用或用於攜帶式系統。 如一種非揮發性半導體記憶體裝置，一 NOR型快閃記憒 裝置使用EPROM(電子式可消除及可程式化記憶體）單 元，也稱為EEPROM單元。快閃EEPROM單元係如圖1所示 之一單元電晶體所組成。單元電晶體係晋通η型源極及& · 極範圍，2及3，之架構，以ρ型半導體基體1或一主體範圍： 及互相分離配置，浮動閘4在源極及汲極範圍之間之〜通 道範圍上組成，及控制資料5在浮動閘4上堆疊之方式組 成。浮動閘4係通過一聚合物薄膜電子式隔離於通道範 (2) (2)540053 L IB.

j^l ，ps ^j\ 4 ^ ⑺薄膜係插入於在浮動及控制閘之間。源極 辄圍2係連接於—源極線SL，1汲極範圍3係連接於-位 疋線BL°控制間5係連接於—字元線乳。 參考圖2揭示—習知n〇r快閃記憶裝置之架構，一記憶 體陣列係分自I &β i > °成為八中母個包含以列（或字元線）及行（或 位元、線)之一4E咕 、b 巨陣万式配置之複數EEPROM單元之複數記 憶體部分1 0。令抹令-Μ & 、 王衣子凡線解碼器1 2係因為選擇在記憶體部 刀上擴展之全球字元線GWL0〜η而配置，及每個本地·解 馬态群、’且1 4係配置於相關之記憶體部分} 2。每個部分預先 解馬^係配置於本地解碼器群組1 4 (或記憶體部分1 〇)。 王球字疋線係在全球字元線解碼器1 2之前，每個全球字 兀、、泉係~著列之方向耦合於複數本地解碼器。記憶體部分 1〇4子兀線WL0〜WLm係分割成每個具有複數字元線（例 如八個丰元線）之複數部分。每個本地解碼器係配置於用： 元Λ丨思把4分1 〇之字元線之每個部分。因此，一部分字元 線，例如WL0〜WL7，係共同連接於它們相關之本地解碼 备LD0…或LDn。部分預先解碼器16係施加選擇信號

Si(i = 0〜8)於本地解碼器ld〇〜LE)m改變一記憶體部分1〇。 如圖3所示之本地解碼器（例如ld〇)係其中每個相關於 配置之+元線WL0〜WL7中之一之單元LDU0〜LDUm所架 構。單元，例如LDU0，係那些反應於一字元線，例如_ GWL0，之傳送閘TG0及nm〇S電晶體ΜΝ0所組成。傳送閘 TG0〜TG7傳送選擇信號s〇〜S7到反應於在全球字元線 GWL0上之一信號（即一全球字元線解密信號）之字元線 540053

(3)

WL0〜WL7，及NMOS電晶體MN〇〜MN7傳送消除電壓Vex 到反應於通過全球字元線GWL0所供應之全球字元線解 密信號之字元線WL0〜WL7。 在程式化及消除NOR快閃裝置方面，到全球字元線、部 分之字元線，及選擇信號之偏壓電壓係如下面表格1所示 所設計。

運作 模式 G WL 選擇部分 未 選擇部分 選擇 WL 未選擇 WL 選擇 Si 未選擇 Si 選擇 WL 未選擇 WL Vex Si WL Vex 程式 9V 0V 9V ον 9V OV OV 〇V OV OV 讀出 4.5V 0V 4.5V ον 4,5V OV OV OV OV OV -9V ον -9V -9V OV OV OV 球竽兀線，及一選擇信號。在未選擇之全球字元線 GWL1〜GWLn係設置於（^時，所選擇之全球字元線，例如： GWL0,係充電向上到9V。在未選擇之選擇信號&^係〜 設置於ον時，所選擇之選擇信？虎，例如s〇，係、充電向上 到9V。纟程式化模式期間消除電壓Vex係設置於。 考慮所遠擇之全球字元線GWL0備有在表格i中所示之 偏壓&形，在NMOS電晶體MN〇〜MN7係切斷時傳送閘 TG0〜TG7係導通。然後，在其它未選擇之字元線wl丨〜π” 係通過傳迗閘TG1〜TG7連接於〇v之選擇信號S1〜S7時，9V. 之王動之選擇化唬so係通過傳送閘7(}〇驅動進入字元線 WL0。備有未選擇〈全球字元線GWL1〜GWLn，在傳送閘 TG〇〜TG7係切斷時它們相關之字元線係通過NMOS電晶 540053 ^ l. 16 ,

' (4) 體ΜΝ0〜MN7連接於0V之消除電壓Ve 狀態）。 中之9V， V 係靜j 讀出運作係導通備有4.5V取代在程式化模式 其係建立於全球字元線G W L 0及選擇信號$ 〇上 消除運作係備有部分經過部分執行。在—气八

體單元係以消除運作之一別週期之方武 、尤U -入 馮除。如表格1所 不，全球字元線GWL0〜GWLn係被充電到 及選擇作号虎 so〜S7係設置於0V。消除電壓~\係致能成 ° " JL. , A π V及施加於 本也鮮碼器。在NM〇S電晶體MNO〜MN7係道、^； + *、子通時傳送·閘 TG0〜TG7係切斷以驅動-9V之Vex進入字亓飧Λ,,τ 丁儿、、果 WX〇〜WL7。 然後’一所選擇部分之字元線係充電到_ 9 V。 然而’在圖3中所揭示之本地解碼器需要三個M〇s電晶 體，包含用於傳送閘之二個，以運作用於程式化、讀出， 及消除之一字元線。因此，藉由本地解碼器所佔有之一而 路區域產-生一配置體積及晶片尺寸係被加大。 「 發明概要 所以，備有一種具有佔有其中一較小區域之列解碼器電 路之非揮發性半導體記憶體裝置係本發明之目的。 為達成本發明之目的，一種非揮發性半導體記憶體裝置 包含複數第一字元線、複數第二字元線耦合於記憶體單 元’第二字元線係配置於每個記憶體部分，每個複數電晶 體連接第一字元線到第二字元線，及用於共同控制電晶體 之一電路。一第一字元線係通過一電晶體連接到一第二字 元線。 電晶體係具有一負臨界電壓之一空泛型。該裝置也具有 540053 tr,

由其係耦合於冗餘字元線之複數冗餘記憶體單元所組成 之一冗餘記憶體部分，每條冗餘字元線係通過電晶體，及 用於共同控制電晶體之一電路連接於每條第一字元線。 一解碼器係被備有以選擇第一字元線及具有在第一字 元線係關於一項缺點時從一電壓源隔離第一字元線之一 迴路。解碼電路包含即使在第一字元線係關於該缺點時設 置第一字元線在一預定電壓等級上之一電子路徑。 在本發明更加減少用於灌入高電壓之電流消耗.之其它 觀念中，一種非揮發性半導體記憶體裝置包含複數第一字 元線、複數第二字元線耦合於記憶體單元，第二字元線係 配置於每個記憶體部分，用於連接一第一群組第一字元線 到一第一群組第二字元線之一第一群組電晶體，用於連接 一第二群組第一字元線到一第二群組第二字元線之一第 二群組電-晶體，用於共同控制第一群组電晶體之一第一電 路，及用於共同控制第二群組電晶體之一第二電路。一第 一字元線係通過一電晶體連接到一第二字元線。 圖式簡單說明 用於本發明之一較佳瞭解，及揭示相同之實施例係如何 執行可以變得有效，藉由例子之方式，現在將參考附加之 圖表圖式完成，其中： 圖1係一 EEPROM單元之部分圖； 圖2係一習知快閃記憶裝置之方塊圖； 圖3係圖2所示之一本地解碼器之電路圖； 圖4係根據本發明之一快閃記憶裝置之電路圖； -10- 540053

^ Κ 16 -：>. ⑹ 圖5係圖4所示之一全球字元線解碼器之電路圖； 圖6係圖4所示之一正常部分選擇器之電路圖； 圖7係圖4所示之一冗餘部分選擇器之電路圖；及 圖8係根據本發明之另外實施例之一快閃記憶裝置之方 塊圖。 較佳實施例之說明 考圖1，記憶體裝置之一記憶體單元陣列係分割成為 複數記憶體部分，例如1 0 0 a及1 0 0 b。連同記憶體部分，為 準備用於補償有效記憶體部分之冗餘記憶體，在記憶體單 元陣列中係也備有冗餘記憶體部分1 0 0 C。每個部分係以一 列（或字元線）及行（或位元線）之矩陣方式配置複數記憶 體單元所架構。複數全球字元線GWL0〜GWLn係從全球字 元解碼器1 2 0引導及通過記憶體部分1 0 0 a及1 0 0 b，及冗餘 記憶體部—分1 〇 0 c延伸。每個本地解碼器1 4 0 a〜1 4 0 c係藉由 部分100a〜100c所配置以驅動本地字元線WL0〜WLn。全球 字元線GWL0〜GWLn之數目係識別於其之本地字元線 WL0〜WLn。 每個本地解碼器具有其係可適應高壓NMO S消耗電晶 體所製造之複數電晶體M0〜Μη。切換電晶體M0〜Μη連接 全球字元線GWL0〜GWLn到在本地解碼器140a或140b中 之本地字元線WL0〜WLn，或連接全球字元線到在本地解 碼器140c中之冗餘字元線RWL0〜RWLn。屬於一本地解碼 器之切換電晶體M0〜Μη之閘極係共同耦合於從部分選擇 電路（例如160a)所產生之它們相關選擇信號（例如 -11 - 540053 92. ί.

EH翻 s WSa)。本地解碼器14〇b之切換電晶體之閘極係耦合於從 部刀選擇電路160b所產生之選擇信號SWSb，。本地解碼 II 1 4 0 c之切換電晶體之閘極係耦合於從部分選擇電路 16〇C所產生之選擇信號RSWs。本地解碼器140c及冗餘部 刀選擇％路1 6 〇 c係備有以運作冗餘記憶體部分1 〇 〇 c。 全球字兀解碼器i 2 〇係如圖$所示之一單元所架構。圖5 之單兀一接—連接於一全球字元線。NOR閘129接收字元 線抑制k號WLd及其接收來自一列解碼器（沒有揭示）-之 解么L號D i之n A N D閘1 2 8之一輸出。反應於閘控電壓 Vpg ’ PMOS電晶體121連接程式電壓vpx到一節點N1。在 節點N1及一接地之間係以串聯方式連接於Nm〇s電晶體 1 2 3及1 2 4。N Μ 0 S電晶體1 2 4之閘極係耦合於從列預先解 碼态所供應之解密之信號D。該節點係也韓合於p M 〇 s及 NMOS^卵骨豆122及125之閘極。在程式電壓γρχ及全球字 元線G WLi(i = 〇〜η中之一）之間係連接pm〇S電晶體1 22。 Ν Μ 0 S電晶體1 2 5係通過保險絲1 2 6連接於消除電壓γ e χ。 在保險絲1 26之二個終端之間係連接於其閘極係耦合於負 消除電壓VERn之NMOS電晶體127。 反應於解密之信號D i及Dj之狀態，p Μ 0 S電晶體i 2 2在一 程式化運作期間傳送程式電壓進入相關全球字元線，及 NMOS電晶體125在一消除運作期間供應消除電壓Vex。保-險絲1 2 6及Ν Μ Ο S電晶體1 2 7係被備有以防止供應之消除 電壓進入在一消除運作期間其係相關於有缺點之記憶體 單元之全球字元線。 -12- 540053

(8) 用於程式化或讀出運作，NAND閘128之輸出係設置在 列等級上及Dj轉換NMOS電晶體124導通。如NOR閘129之 輸入係全部低等級，節點N 1係下降到低等級及藉此Vpx 係被驅動進入其中所選擇之全球字元線。在備有一未選擇 全球字元線時，如N AND閘1 2 8或Dj係高等級或低等級， 節點N1係走向高等級及藉此Vex通過NMOS電晶體125連 接於未選擇全球字元線。關於其係根據運作模式施加進入 全球字元線之電壓及信號之架構係在其中下面之表格2'及 3中總和。 .

[表格2] 運作模式 GWL 選擇部分 未選擇部分 選擇 未選擇 SWSi 選擇 GWL 未選擇 GWL SWSi 選擇 WL 未選擇 WL 程式 9V 0V 9V 9V ον ον ον 〜1 Vtnp 1 讀出 4.5V 0V 4.5V 4.5V ον ον ον 〜1 Vtnp 1 消除 - -9V ον -9V -11V 浮動 如上所述，因為全球字元線係以相關於藉由每個用於一 記憶體部分之本地字元線方式所配置，其係可以代替備有 冗餘字元線RWL0〜RWLn之全球字元線，為在程式化、讀 取，或消除期間係不被選擇，使用如圖5所示之全球解碼 器。如果在一全球字元線上有一缺點，關於有缺點之全球 字元線之保險絲1 2 6係被燒斷（或被切斷）。字元線抑制信 號WLd走向高等級及電壓信號VERn變成如表格3所示在_ 程式化及讀出運作模式期間之高等級（或Vcc)。 [表格3]

運作模式 Vpx Vex Vpg VERn 保險組係未燒斷 保險組係燒斷 選擇 未選擇 選擇 未選擇 WL WL GWL GWL -13 - 540053

程式 9V 0V 9V Vcc 9V OV OV OV 讀出 4.5V 0V 4.5V Vcc 4.5V OV OV OV ~消除 0V -9V -9V -9V -9V OV 因此，NMOS電晶體123係不備有解密之信號叫及〇】之 規則之關聯而切斷，及藉此有缺點之全球字元線係連接於 V e X。在消除運作模式中，為防止供應之V e X進入有缺點 之全球字元線，信號VERn係設置在一負電壓等級上，例 如-9 V，以轉換Ν Μ Ο S電晶體1 2 7切斷。在消除運作模式期 間不想供應之Vex進入有缺點之全球字元線產生用於記 憶體單元之一過度消除耦合於其係連接於有缺點之全球 字元線之本地字元線。此一過度消除導致因為通過過度消 除之記憶體單元之藉由在一位元線上之電荷之戌漏電流 流動之一存在之一程式失敗。 參考圖6，部分選擇電路160a(或160b)產生充電到vpx 或Vexm之部分選擇信號SWSa(或SWSb)，反應於部分致叙: 信號SECTi、冗餘部分致能信號RSECT，及消除致能信號〜 ERA。NAND閘163接收其輸入SECTi及RSECT，及消除致 能信號ERA之反向信號之NOR閘162之一輸出。NOR閘162 及E R A之輸出係也施加於〇 R閘1 6 4。來自N A N D閘及〇 R 閘，1 6 3及1 6 4，之輸出係施加於其輸出係施加於等級移位 器167之NAND閘165。移位器167、節點N2之輸出係施加 於PMOS及NMOS電晶體，1 7 1及1 72，之閘極。PMOS電晶-體171係連接於Vpx及SWSa(或SWSb)之間，及NMOS電晶· 體172係連接於SwSa及Vexm之間。Vexm係從一等級移位 器（圖中未示）所供應，施加於在消除運作模式中所配置於 一選擇記憶體部分之本地解碼器之一負電壓。 -14-

16 (IP) 如果RSECT係一低等級及SECTi及ERA係高等級，為選 擇一另外一記憶體部分（複數記憶體部分係不被選擇）， NMOS電晶體172係導通及藉此選擇信號SWSa(或SWSb) 係被驅動備有Vexm。在一未選擇狀態（複數記憶體部分係 不被選擇）當RSECT及SECTi係一低等級及ERA係高等級 時，PMOS電晶體171係導通及藉此SWSa(或SWSb)係連接 於Vpx。部分選擇信號SWSa(或SWSb)具有相關於選擇之 狀態之不同電壓等級。即，在消除運作模式中，例如，當 其相關記憶體部分100a係被選擇時選擇信號SWSa係設置 在大約-1 1 V之V e X m上，因為在其相關記憶體部分1 0 0 b係 不被選擇時選擇信號SWSb係引導到0V。 參考圖7 ’反應於冗餘部分致能信號RSECT及消除致能 信號ERA之冗餘部分選擇電路1 6 0 c產生冗餘部分選擇信 號RS WS -。RSECT及ERA係施加於NAND閘1 73及OR閘 1 7 4。接收閘1 7 3及閘1 7 4之輸出之N AND閘1 7 5之輸出係施 加於係耦合於Ρ Μ Ο S及Ν Μ Ο S電晶體1 8 1及1 8 2之節點N 3之 等級移位器1 77。PMOS電晶體1 8 1係連接於Vpx及RS WS之 間，及NMOS電晶體1 82係連接於RS WS及 V e X m之間。在程 式化及項出運作模式期間，一另外一 V ρ x及V e x m係被驅動 成為反應於藉由RSECT及ERA所決定之RSWS。 現在’參考圖5到7及表格2及3，用於讀出之說明，程式-化及消除運作將被備有在記憶體部分丨〇 〇 b係因此未選擇 時記憶體部分1 0 0 a係被選擇之假設。 在程式化/讀出運作模式（在下面，” ”代表"或”）中，假 -15 - 540053

設全球字元線GWL0係被選擇，在未選擇全球字元線 GWL 1〜GWLn係設置在0V時GWL係被充電到9V(用於程式 化）/4.5¥(用於讀出）。在其它部分選擇電路16〇1}產生"之 SWSb時部分選擇電路160a產生9V/4.5V之SWSa。因此， 9 V/4.5V，即用於程式化/讀出一選擇記憶體單元之字元線 黾壓，係仗選擇全球字元線G W L 0通過切換電晶體μ 〇施加 於本地字元線W L 0。如果保險絲1 2 6已經藉由一有缺點之 全球丰元線之一出現燒斷’選擇全球字元線係通過Ν μ 〇 S 電晶體1 27連接於〇V之Vex。用於備有〇ν之有缺點之全球 字元線之一有缺點之字元線之此偏壓保護在其它記憶體 單元（沒有缺點）上耦合於缺點之全球字元線之一穩定運 作。 同時，在其係配置於未選擇記憶體部分1 〇 〇 b之本地解碼 器1 4 0 b，-因為空泛型之切換電晶體之閘極電壓係〇 v，本： 地解碼器1 40b之字元線WL0係向上充電到消耗電晶體μ〇 之絕對臨界電壓| Vtnp | 。但是，其係可以瞭解因為相關 於未選擇記憶體部分1 00b之一攔解碼器係保持在一抑制 狀態中，沒有源自未選擇字元線WL 0之充電之對程式化及 讀取之運作之影響。 在消除運作模式中消除之一週期係可以藉由部分運 作’所有全球字元線G W L 0〜G W L η係被充電到-9 V及選擇-死憶體部分1 0 0 a之本地字元線係設置-9 V。未選擇記憶體 邵分1 0 0 b之本地字元線係浮動（即沒有被偏壓）。選擇部分 選擇電路160a產生〇 V之8\\^83傳送-9\^(\/^\)通過切換電晶 -16 -

體MO〜Μη進入選擇記憶體部分i00a之本地字元線 WL0〜WLn。如果保險絲126已經藉由一有缺點之全球字元 線之一出現燒斷，因為NMOS電晶體127係藉由-9V之 V ERn所切斷’ -9 V之消除電壓V eX係不施加於有缺點之全 球字元線。 在消除運作係在選擇部分選擇電路丨〇〇a之記憶體單元 中進行時，其需要防止來自係施加於進入配置於未選擇記 憶體部分1 0 0 b之本地字元線之-0 V之v e X。用於那個-目 的，用於未選擇記憶體部分io〇b之部分選擇電路160b產生 具有-1 1 v之其係當消耗切換電晶體之一臨界電壓係-2 V時 可以適用之Vexm之電壓等級之SWSb。未選擇本地解碼器 1 4 0 b之消耗切換電晶體係全邵藉由· 1 1 v之$ w S b所切斷， 其產生未選擇本地字元線係浮動及使得Vex係不放置進 入它們。- ：v 備有冗餘部分1 0 0 c之運作及其週遭係類似於備有後面 所提到之在程式化、讀出，或消除運作模式期間全球字元 解碼器120之保險絲126係不被燒斷之情形中之那些部 分。但是如果在圖6之全球字元解螞器ι2〇中之保險絲ι26 如表格3所示已經燒斷’沒有選擇或未選擇全球字元線之 有效電壓之供應。 圖8揭示備有本地解碼器及部分選擇電路之另外實施例·. 架構。如圖4所示之本地解碼器（例如i4〇a)係分割成為二 個部分140ae及140a〇，即偶數及奇數部分。在部分14〇a〇 係配置於奇數數字本地字元線WL1、WL3、…及WLn時部 -17- 540m

分140ae係配置於偶數數字本地字元線WLO、WL2、…及 WLn -1。偶數數字本地字元線WL0、WL2、…及WLn -1係 個別通過偶數數字消耗切換電晶體MO、M2、…及Μη-1連 接於偶數數字全球字元線GWLO、GWL2、…及GWLn-1。 奇數數字本地字元線WL 1、WL3、…及WLn係個別通過奇 數數字消耗切換電晶體Ml、M3、…及Μη連接於偶數數字 全球字元線GWL1、GWL3、.…及GWLn。部分選擇電路160a 產生二個係個別配置於部分1 4 0 a e及1 4 0 a 〇之選擇信號 SWSae及SWSao。SWSae係耦合於偶數數字消耗切換電晶 體Μ 0、Μ 2、…及Μ η -1之閘極，及S W S a 〇係♦禹合於奇數數 字消耗切換電晶體Μ 1、M3、…及Μη之閘極。在圖8中所 示之配置方式可以備有在關於非常狹窄字元線間距之情 形配置解碼器方面之一拓樸邊限。 當在程-式化/讀出運作模式中偶數數字字元線係被選擇 時，在S WSao係保持用於未選擇奇數數字字元線之0V時 S WSae係設置於9V/4.5 V，使得灌入電壓之一重任係被減 少、〇 如上所述，因為本發明之本地解碼器利用一消耗電晶體 以連接一全球字元線到一本地字元線，用於架構解碼器係 被減少以減輕配置設計之一重任之一電路區域。此外，備 有偶數及奇數之部分之配置使得電路消耗係被儲存在記 憶體裝置中，如同備有在設計備有解碼器之電路架構方面 之一拓樸邊限。 圖式元件符？

-18- 54Q053 ： :…(14) 1 半導體基體 2 源極範圍 3 沒極範圍 4 浮動閘 5 控制資料 10 記憶體部分 12 全球字元線解碼器 14 本地解碼器群組 16 部分預先解碼器 10 0 a- c 記憶體部分 121 PMOS電晶體 122 PMOS電晶體 123 NMOS電晶體 125 - NMOS電晶體 126 保險絲 127 NMOS電晶體 128 NAND 閘 129 NOR閘 14 0 a- c 本地解碼器 16 0 a - c 部分選擇電路 162 NOR閘 163 NAND 閘 164 OR閘 165 NAND 閘

-19- 540053

167 等級移 位 器 17 1 PMOS 電 晶 體 172 NMOS 電 晶 體 173 NAND 閘 174 OR閘 175 NAND 閘 177 等級移 位 器 18 1 PMOS 電 晶 體 182 NMOS 電 晶 體

-20-

Claims (1)

1. 540053 9Z ^ 16 , 卜: 拾、申請專利範圍 1. 一種非揮發性半導體記憶體裝置，其具有複數記憶體 部分，每一記憶體部分係由複數記憶體單元所組成， 包含： 複數第一字元線； 複數第二字元線，其耦合於記憶體單元，第二字元 線係配置於每個數記憶體部分； 複數電晶體，每一電晶體連接第一字元線到第二字 元線；及 一部份選擇電路（160 a或160b)，其用於共同控制電晶 體； 其中一第一字元線係經由其中一電晶體（1 4 0 a或1 4 0 b ) 連接於第二字元線。 、 2. 如申請專利範圍第1項之裝置，其中電晶體係具有一 〇負： 臨界電壓之一空泛型。 3 ·如申請專利範圍第1項之裝置，進一步包含： 一冗餘記憶體部分，其由耦合於冗餘字元線之複數冗 餘記憶體單元所組成，每一冗餘字元線係經由電晶體 (140c)連接於各第一字元線；及 一電路（1 6 0 c)，其用於共同控制電晶體。 4 .如申請專利範圍第3項之裝置，其中電晶體係具有一負： 臨界電壓之一空泛型。 5 .如申請專利範圍第3項之裝置，進一步包含一解碼電路 ，其用於選擇第一字元線及具有一迴路，其在第一 540053

   字元線涉及一缺點時，用以使該第一字元線自一電壓 源隔離。 6 .如申請專利範圍第5項之裝置，其中解碼電路包含一電 子路徑，其用以在第一字元線涉及一缺點時，將第一 字元線設置在一預定電壓等級上。 7 . —種非揮發性半導體記憶體裝置，其具有複數記憶體 部分，每一記憶體部分係由複數記憶體單元所組成， 包含： 複數第一字元線； 複數第二字元線，其耦合於記憶體單元，第二字元 線係配置於每個數記憶體部分； 一第一群組電晶體，其用於連接一第一群組第一字 元線到一第一群組第二字元線； 一第-二群組電晶體，其用於連接一第二群組第一字 元線到一第二群組第二字元線； 一第一電路，其用於共同控制第一群組電晶體；及 一第二電路，其用於共同控制第二群組電晶體； 其中一第一字元線係經由一第一電晶體連接於第二 字元線。 8 .如申請專利範圍第7項之裝置，其中電晶體係具有一負 臨界電壓之一空泛型。 9 .如申請專利範圍第7項之裝置，進一步包含： 一冗餘記憶體部分，其係由辆合於冗餘字元線之複 數冗餘記憶體單元所組成，每一冗餘字元線係經由第 540053

   二電晶體連接於每一第一字元線；及 一電路，其用於共同控制電晶體。 10. 如申請專利範圍第9項之裝置，其中電晶體係具有一負 臨界電壓之一空泛型。 11. 如申請專利範圍第9項之裝置，進一步包含一解碼電 路，其用於選擇第一字元線及具有一迴路，其在第一 字元線涉及一缺點時，其以將第一字元線自一電壓源 隔離。 12. 如申請專利範圍第1 1項之裝置，其中解碼電路包含一 電子路徑，其用以在第一字元線涉及一缺點時，將第 一字元線設置在一預定電壓等級上。 η 54-005¾ 第090112254號專利申請案 中文圖式替換頁(92年1月） ΓΟ 〇 〇 S Ϊ 1 1 1 Si 1 -冷 1 1 1 骓 li.6 ί WL15 LD1 WL8 S 广Do, 5 '14

   ,2

   钭荏 ΐ 1 1 1 1 1 1 1 I 1 1 1 議 1 1 I 1 1 1 、10 W匚5 S 5 、u I靈 $ 、ο 絮況(賴I輿蝌號專利申請案 水文ΐΐ#棱頁(92年1月) 厂· Ψ 1 1 部分 選擇 電路 I 1 If | SWSa 1 1 1 I ; 1 L- _ L g I m si a- 1 1 1 f ^ ! CO丨 cr I 1 Ί 1 L_ [ if g 函 厂· 谲44呤 識襟 骓察 • • • GWLn GWL1 GWL1 in 一 E 111 ο 111 • · # 1 一 1 吁 WL2 ! 411 Jil o GWLO igm <φ Plft ΞΖ ro 111 5 111 3Σ 0 in _ 豢·# 1 耳 WL2 ! 41I -1 一 1 寻 WLO 1 icli議0Φ 、120 \、140a 、100a \'140b

   L-. if ς· 1ii - Έ Π1Ι 111 參春鲁 1 一 1 吁 RWL2 ! 1 — 1 吁 RWL1 I ! 1 _ ', 1 RWLO ! 、'-140c -J00CT I------------1 ^_^10g

   5 92年 f 1 JJt年 -#2 專(9 號頁 54峨「s ,νί9ΌΊ1 <:<'ο··Λ又 ;β,第中 31

   SWSae SWSao $ ^}di察 谲親銦 1 GWLn i 1 1 1 1 1 1 GWLn-1 i _1_i 1 GWL3 ! 1 1 1 I GWL2 j ^—— -------1 赢----------- j GWL1 ! 1 GWLO i s: 111 ‘· 111 ill - 1 Jli … ro - - rtJI o r 、、140ae J 、120 、100a =sLn Ml WL3 f=r4i NrLM Hr Mi J „'、140ao