JPH01236496A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、電気的に消去、書込み可能な不揮発性半導
体記憶装置、特に−括消去型（フラッシュ）ＥＥＰＲＯ
Ｍに関する。

〔従来の技術〕

第４図はｒ１９８７１ＳＳＣＣＤＩＧＥＳＴ　ＯＦ　Ｔ
ＥＣＨＮＩＣＡＩ−ＰＡＰＥＲ３ｐｐ７ロー７７　Ｊで
開示された１つのメモリトランジスタからなるメモリセ
ルを有する従来の一括消去型ＥＥＰＲＯＭの簡単な等何
回路にメモリトランジスタのゲート、ドレインに印加す
る電圧値を対応させた説明図である。

同図においてＭ０１〜ＭＱ４がメモリトランジスタであ
り、メモリトランジスタＭＱＩ〜ＭＱ４は各々ドレイン
がゼット線ＢＬ　　、ＢＬｌ。

ＢＬ　　、ＢＬ　　、コントロールゲートがワード線Ｗ
Ｌ　　、ＷＬ２．ＷＬｌ、ＷＬ２、ソースがソース線Ｓ
Ｌ　　、ＳＬ　　、ＳＬ　　、５Ｌ２に接続さ°れでい
る。

第５図は第４図で示したメモリトランジスタＭＱ１〜Ｍ
Ｑ４の断面図である。同図に示すように半導体基板１の
表面部にドレイン拡散領域２．ソース拡散領域３を間隔
を隔てて形成している。この半導体基板１上を２００人
程度の薄く酸化！！４で覆い、この酸化膜４上の一部に
ドレイン拡散領域２の端部上に位置するように７０−テ
ィングゲート５を設けており、さらに７０−ティングゲ
ート５および酸化膜４上を酸化膜６で覆い、その酸化膜
６をコントロールゲート７で覆う。従ってコントロール
ゲート７は７０−ティングゲート５の存在しない部分で
低い段差構造を有し、７０−ティングゲート５は酸化膜
４．６に囲まれて電気的に浮遊状態にある。また、ドレ
イン拡散領域２上。

コントロールゲート７上、ソース拡散領域３上には各々
ドレイン電極８．コントロールゲート電極９、ソース電
極１０が接続される。

上記した構成において、書込み動作について説明する。

まず、全メモリトランジスタに“１″を内込む消去サイ
クルが行われる。消去サイクルは、全ビット線（第４図
ではＢＬ　　、ＢＬ２）を高電圧ｖＰＰレベル、全ワー
ド線（第４図ではＷＬｌ。

ＷＬ２　）を“Ｌ″レベルＯｖ）にすることで全メモリ
トランジスタ（第４図ではＭＱ１〜ＭＱ４）の７０−テ
ィングゲート５とドレイン拡散領域２の間に高電界を生
じさせる。このため、７０−ティングゲート５に蓄積さ
れていた電子が薄い酸化膜４を通してトンネル現象によ
りドレイン拡散領域２に引き抜かれる。その結果、フロ
ーティングゲート５は電子の欠乏状態となり、コントロ
ールゲート７よりみたメモリトランジスタＭＱ１〜ＭＱ
４の閾値電圧は低くなる（負のレベルとなる）。

この状態を論理的に“１”が記憶されたとする。

消去サイクルが終了すると書込みサイクルに移る。この
書込みサイクルはＥＰＲＯＭにおけるプログラム動作と
同様の方法で行い、選択されたビット線（第４図ではＢ
Ｌ２）をｖＰＰレベル、非選択のビット線（第４図では
ＢＬｌ）をＯＶにし、選択されたワード線（第４図では
ＷＬｌ）を■ＰＰレベル、非選択のワード線（第４図で
はＷＬ２）をＯＶにする。このため、選択されたメモリ
トランジスタ（第４図ではＭＱ３）のドレイン拡散領域
２及びコント０−ルゲート７に高電圧ｖ１．が印加され
る。この時、選択されたメモリトランジスタＭＱ３のド
レイン拡散領域２の近傍でホットエレクトロンが発生し
、このホットエレクトロンがコントロールゲート７に印
加された＾電圧ｖＰ、により加速されてフローティング
ゲート５に注入される。その結果、フローティングゲー
ト５は電子の蓄積状態となるため、コントロールゲート
７よりみたメモリトランジスタＭＱ３の閾値電圧が高く
なる（正のレベルとなる。）。このようにして選択され
たメモリセルに対して論、理的に“０″が書込まれる。

なお、ソース線ＳＬは常にＩ　Ｌ　ｌ”レベルに設定さ
れている。

上記した１トランジスタ１メモリセル構成のＥＥＰＲＯ
Ｍは、ＥＰＲＯＭのように紫外線消去の必要性がなく電
気的消去が可能であり、通常のＥＥＦＲＯＭのように２
以上のトランジスタで１つのメモリセルを構成する必要
もなく１つのトランジスタで１つのメモリセルを構成で
きるため、チップ面積の縮小化ができる利点があった。

〔発明が解決しようとする課題〕

従来の一括消去型ＥＥＰＲＯＭは以上のように構成され
ており、選択されたメモリトランジスタに論理的に°゛
０″の占込みをホットエレクトロン注入により行ってい
る。しかしながら、電源ｖｃｃレベルの内部昇圧により
高電圧Ｖ３．レベルを実現しても電流駆動能力がなく、
ホットエレクトロンの注入が十分にできない。このため
、外部入力として高電圧Ｖ　レベルを必要とし、ｖｃｃ
レベル単Ｐ −の電源で動作不可能であるという問題点があった。

この発明は、上記のような問題点を解決するためになさ
れたもので、単一電源電圧レベルで動作可能な不揮発性
半導体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る不揮発性半導体記憶装置は７０−ティン
グゲートを有するメモリトランジスタのドレインにビッ
ト線、コントロールゲートにワード線を接続することで
メモリセルアレイの１メモリセルを１メモリトランジス
タで構成し、トンネル現象を生じさせるに１分な値の第
１の高電圧を内部昇圧により発生する第１の高電圧発生
回路と、前記第１の高電圧よりも低く、電源電圧よりも
高い第２の高電圧を内部昇圧により発生する第２の高電
圧発生回路とを備え、データ一括消去時において、全ビ
ット線に前記第１の高電圧、全ワード線に接地電位が与
えられ、データ書込み時において、選択された前記メモ
リトランジスタのビット線に前記電源電圧、ワード線に
第２の高電圧が与えられ、他のビット線、ワード線に接
地電位が与えられるようにしている。

〔作用〕

この発明におけるデータ書込みは、選択されたメモリト
ランジスタのビット線に電源電圧、ワード線に内部昇圧
による第２の高電圧を与えることで行われるため、外部
から十分な電流駆動能力のある高電圧を印加する必要は
ない。

〔実施例〕

第１図はこの発明の一実施例である一括消去型（フラッ
シュ）ＥＥＰＲＯＭを示す回路構成図である。同図に示
すように、各メモリトランジスタＭＱのドレインには各
列ごとにビット線ＢＬ、コントロールゲートには各行ご
とにワード線ＷＬ。

ソースには共通にソース線ＳＬが接続されている。

ビット線ＢＬの一端はトランジスタＱ１を介してＩ１０
線Ｉ１０に接続され、他端はトランジスタＱ２を介して
ラッチしに、トランジスタＱ３を介してチャージポンプ
Ｃ１に接続される。トランジスタＱ１のゲートにはコラ
ムデコーダＣＤの出力が印加され、トランジスタＱ２の
ゲートには信号ＰＲＧが与えられる。また、トランジス
タＱ３のゲートにはチャージポンプＣ１の出力が与えら
れる。チャージポンプＣ１は活性化時に、コントロール
ゲートを接地電位にした時メモリトランジスタにトンネ
ル現象により電子の引き抜きが十分に生じる程度の高電
圧■１，１を内部昇圧により発生する。

各ワード線ＷＬの一端はロウデコーダＲＤ、他端は高圧
スイッチＳＷに接続される。高圧スイッチＳＷにはチャ
ージポンプＣ２により高電圧ｖ、。

２が入力される。この高電圧ｖ２，２はチャージポンプ
Ｃ２活性化時に内部昇圧により発生する、電源電圧■。

。より高く高電圧■、−より低い電圧であり、■、−の
２７３以下が望ましい。

ソース線ＳＬは全メモリトランジスタＭＱに共通に設け
られており、ゲートに信号ＥＲ８が与えられるトランジ
スタＱ４を介して接地されている。

また、Ｉ１０線Ｉ１０には書込みドライバＷＤ。

センスアンプＳＡが接続され、書込みドライバＷ１Ｄ、
センスアンプＳＡには人出力バツファＢＦが接続される
。

このような構成において、トンネル現象による一括消去
（“１”書込み）は第２図に示すように、■全ピット線
ＢＬ　（ＢＬ　　、５Ｌ２）を高電圧■、−１■全ワー
ド線ＷＬ　（ＷＬｌ、ＷＬ２）を接地電位（ＯＶ）　、
■ソース線ＳＬをフローティングに設定することで行わ
れる。なお、■はチャージポンプＣ１を活性化すること
で行われ、■はロウデコーダＲＤの出力を全て“Ｌ”に
することで行われ、■は信号ＥＲ８を“Ｌ　ＩＴにしト
ランジスタＱ４をオフにすることで行われる。

以上のように各電極の電圧を設定することで、メモリト
ランジスタＭＱ１〜ＭＱ４の閾値電圧を負に設定できる
。

一方、ホットエレクトロン注入による履込み（“０”書
込み）は第３図に示すように、■選択されたメモリトラ
ンジスタＭＱＩのビット線ＢＬ１を電ｍ電圧■。ｏｌそ
れ以外のビット線ＢＬ２を接地電位、■選択されたメモ
リトランジスタＭＱ１のワード線ＷＬ１を高電圧ｖ１，
２、それ以外のワード線ＷＬ２を接地電位、■ソース線
ＳＬを接地電位に設定することで行われる。なお、■は
信号ＰＲＧを°Ｈ″−にしトランジスタＱ２をオンさせ
、ラッチＬの保持データを各ビット線８ｍに出力するこ
とで行われ、■はチャージポンプＣ２を活性化し高電圧
Ｖ１，２を発生し、高圧スイッチＳＷより選択されたワ
ード線ＷＬ１のみ高電圧■、。

２に立上げることで行われ、■は信号ＥＲ３を“Ｈ”に
しトランジスタＱ４をオンさせることで行われる。

古込み時にメモリトランジスタＭＱＩのトレイン電圧を
電源電圧（５ｖ）としても、書込み時間を長く設定する
ことでホットエレクトロンの注入が行える。また、効率
よくホットエレクトロンの注入を行うために、メモリト
ランジスタの７０−ティングゲートのゲート長、ゲート
酸化膜厚、拡散層の濃度プロファイルの最適化を行うこ
ともできる。

また、書込み時・において非選択のメモリトランジスタ
ＭＱ３のコントロールゲートに高電圧ｖ、。

２、ドレインにＯＶが与えられるため、電子がドレイン
から７０−ティングゲートにトンネル現象により注入さ
れる可能性がある。しかしながら、高電圧Ｖ、Ｐ２が高
電圧■１，１より低いため、メモリトランジスタＭＱ３
のトンネル現象によるＭ　１１９→°゛０”のデータ反
転は行らない。またコントロールゲートが０■、ドレイ
ンが電源電圧であるメモリトランジスタＭＱ２について
も同様にトンネル現象による電子の引き抜きの影響は薄
い。またトンネル現象による電子の引抜き、注入の効率
より１０００倍程度０効率でホットエレクトロン注入を
行うことも、上記したメモリトランジスタの最適化で実
現可能である。

なお、この実施例では、−括消去型ＥＥＰＲＯＭメモリ
トランジスタについて述べたが、ＥＰＲＯＭメモリトラ
ンジスタにおいてもセル構造の最適化により、第２図、
第３図で示した電圧設定で消去、囚込みが行える。また
、＾電圧Ｖ、、１゜ＶＰ、２をチップ上で発生できるの
で、電源電圧Ｖ　、高電圧Ｖ、、１．Ｖ、、２のパルス
幅を最適化Ｃ することで、メモリトランジスタＭＱの低閾値電圧値を
１■程度にし１”書込み時のＥＰＲＯＭメモリトランジ
スタがデブレッシミン化することを防止できる。

また、第１図で示したようにラッチＬを設けることで、
複数のビット線に電源電圧■。０が印加されるように設
定し、行（ワード線）単位の書込みを実現することがで
きる。

〔発明の効果〕

以上説明したように、この発明によれば、データ書込み
を選択されたメモリトランジスタのビット線に電源電圧
、ワード線に内部昇圧による第２の高電圧を与えること
で行うため、単一電源電圧レベル動作可能な不揮発性半
導体記憶装置を得ることができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例である一括消去型ＥＥＰＲ
ＯＭを示す回路構成図、第２図はこの発明の一実施例で
あるＥＥＰＲＯＭメモリトランジスタの消去動作を示す
説明図、第３図はこの発明の一実施例であるＥＥＰＲＯ
Ｍメモリトランジスタの書込み動作を示す説明図、第４
図は従来のＥＥＰＲＯＭメモリトランジスタの消去、書
込み動作を示す説明図、第５図は第４図で示したメモリ
トランジスタの断面図である。 図において、ＭＱはメモリトランジスタ、ＢＬはビット
線、ＷＬはワード線、ＳＬはソース線、Ｃ１，Ｃ２はチ
ャージポンプ、ＳＷは高圧スイッチである。 なお、各図中同一符号は同一または相当部分を示す。 代理人　　　大　　岩　　増　　雄 第２図 第３図

Claims (1)

【特許請求の範囲】
1. （１）フローティングゲートを有するメモリトランジス
   タのドレインにビット線、コントロールゲートにワード
   線を接続することで１メモリセルを１メモリトランジス
   タで構成したメモリセルアレイを有する不揮発性半導体
   記憶装置であって、トンネル現象を生じさせるに十分な
   値の第１の高電圧を内部昇圧により発生する第１の高電
   圧発生回路と、前記第１の高電圧よりも低く、電源電圧
   よりも高い第２の高電圧を内部昇圧により発生する第２
   の高電圧発生回路とを備え、 データ一括消去時において、全ビット線に前記第１の高
   電圧、全ワード線に接地電位が与えられ、データ書込み
   時において、選択された前記メモリトランジスタのビッ
   ト線に前記電源電圧、ワード線に前記第２の高電圧が与
   えられ、他のビット線、ワード線に接地電位が与えられ
   る不揮発性半導体記憶装置。