JPH05250886A - 電気的に書込み・消去可能な不揮発性半導体記憶装置 - Google Patents
電気的に書込み・消去可能な不揮発性半導体記憶装置Info
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- JPH05250886A JPH05250886A JP4269692A JP4269692A JPH05250886A JP H05250886 A JPH05250886 A JP H05250886A JP 4269692 A JP4269692 A JP 4269692A JP 4269692 A JP4269692 A JP 4269692A JP H05250886 A JPH05250886 A JP H05250886A
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Abstract
(57)【要約】
【目的】ベリファイ時、システムの電源電圧を高く設定
しなくても、データの書込み状態の深さの確認及び保障
ができるようにする。 【構成】ベリファイ時、通常の読出し動作時の電源電圧
より高い電圧を発生する発振回路５，内部昇圧回路６，
及び電圧クランプ回路７を設ける。Ｘデコーダ３に電圧
クランプ回路７の出力電圧Ｖｐｇを選択ワード線ＷＬへ
供給する回路を設ける。
しなくても、データの書込み状態の深さの確認及び保障
ができるようにする。 【構成】ベリファイ時、通常の読出し動作時の電源電圧
より高い電圧を発生する発振回路５，内部昇圧回路６，
及び電圧クランプ回路７を設ける。Ｘデコーダ３に電圧
クランプ回路７の出力電圧Ｖｐｇを選択ワード線ＷＬへ
供給する回路を設ける。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書込み・消去可
能な不揮発性半導体記憶装置に関し、特に通常動作電圧
より高い電圧で書込み，ベリファイを行う構成の電気的
に書込み・消去可能な不揮発性半導体記憶装置に関す
る。
能な不揮発性半導体記憶装置に関し、特に通常動作電圧
より高い電圧で書込み，ベリファイを行う構成の電気的
に書込み・消去可能な不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来、この種の電気的に書込み・消去可
能な不揮発性半導体記憶装置は、図４に示すように、
行，列マトリクス状に配列されソースを基準電位点に共
通接続する電気的に書込み消去可能な複数のメモリセル
（図示省略）、これら各メモリセルのゲートに各行ごと
に接続する複数のワード線ＷＬ、及び各メモリセルのド
レインに各列ごとに接続する複数のビット線ＢＬを備え
たメモリセルアレイ１と、Ｘアドレス信号ＡＸから内部
Ｘアドレス信号ＩＡＸを発生するアドレスバッファ回路
２と、内部Ｘアドレス信号ＩＡＸにより複数のワード線
ＷＬのうちの１本を選択レベルとするＸデコーダ３ａ
と、Ｙアドレス信号ＹＡから内部Ｙアドレス信号ＩＡＹ
を発生するアドレスバッファ回路１１と、内部Ｙアドレ
ス信号ＩＡＹにより複数のビット線ＢＬのうちの１本を
選択するＹ選択回路８と、外部からの書込み用のデータ
を取込み出力し読出しデータを外部へ出力する入出力バ
ッファ回路１３と、書込み動作時、書込み用のデータを
Ｙ選択回路８を介してメモリセルアレイ１へ供給する書
込回路１２と、読出し動作時、メモリセルアレイ１から
のデータを増幅して入出力バッファ回路１３へ伝達する
センス増幅器９と、各部の動作を制御する制御回路４ａ
とを有し、書込み動作時には通常の読出し動作時より高
い書込み電圧Ｖｐｐ及び電源電圧をメモリセルアレイ１
のメモリセルに印加してデータを書込み、ベリファイ時
にも通常の読出し動作時より高い電源電圧をメモリセル
に印加してデータの書込み状態の深さ、すなわちしきい
値の高さを確認しその保障を行う構成となっていた。
能な不揮発性半導体記憶装置は、図４に示すように、
行，列マトリクス状に配列されソースを基準電位点に共
通接続する電気的に書込み消去可能な複数のメモリセル
（図示省略）、これら各メモリセルのゲートに各行ごと
に接続する複数のワード線ＷＬ、及び各メモリセルのド
レインに各列ごとに接続する複数のビット線ＢＬを備え
たメモリセルアレイ１と、Ｘアドレス信号ＡＸから内部
Ｘアドレス信号ＩＡＸを発生するアドレスバッファ回路
２と、内部Ｘアドレス信号ＩＡＸにより複数のワード線
ＷＬのうちの１本を選択レベルとするＸデコーダ３ａ
と、Ｙアドレス信号ＹＡから内部Ｙアドレス信号ＩＡＹ
を発生するアドレスバッファ回路１１と、内部Ｙアドレ
ス信号ＩＡＹにより複数のビット線ＢＬのうちの１本を
選択するＹ選択回路８と、外部からの書込み用のデータ
を取込み出力し読出しデータを外部へ出力する入出力バ
ッファ回路１３と、書込み動作時、書込み用のデータを
Ｙ選択回路８を介してメモリセルアレイ１へ供給する書
込回路１２と、読出し動作時、メモリセルアレイ１から
のデータを増幅して入出力バッファ回路１３へ伝達する
センス増幅器９と、各部の動作を制御する制御回路４ａ
とを有し、書込み動作時には通常の読出し動作時より高
い書込み電圧Ｖｐｐ及び電源電圧をメモリセルアレイ１
のメモリセルに印加してデータを書込み、ベリファイ時
にも通常の読出し動作時より高い電源電圧をメモリセル
に印加してデータの書込み状態の深さ、すなわちしきい
値の高さを確認しその保障を行う構成となっていた。
【０００３】図５にこの従来例のメモリセルアレイ１及
びセンス増幅器９等の内部構成の一例を示す。
びセンス増幅器９等の内部構成の一例を示す。
【０００４】次に、この電気的に書込み・消去可能な不
揮発性半導体記憶装置のデータ読出し時の動作について
図４，図５を参照して説明する。
揮発性半導体記憶装置のデータ読出し時の動作について
図４，図５を参照して説明する。
【０００５】この従来例では、データは、メモリセルＭ
Ｃのしきい値電圧の高さにより記憶される。
Ｃのしきい値電圧の高さにより記憶される。
【０００６】いま、Ｘアドレス信号ＡＸ，Ｙアドレス信
号ＡＹに対応してワード線ＷＬ，ビット線ＢＬの１本が
選択されるとすると、メモリセルＭＣのゲートに電源電
圧Ｖｃｃが印加され、そのドレインはビット線ＢＬを介
してセンス増幅器９の電流比較器９２に接続される。こ
の時、メモリセルＭＣが未書込みの状態であればそのし
きい値電圧は電源電圧Ｖｃｃ（５Ｖ）に比べ十分低く
（通常１〜２Ｖ程度）メモリセルＭＣは導通状態とな
り、電流比較器９１よりビット線ＢＬに電流Ｉｍが流れ
る。これに対してメモリセルＭＣが書込み後の状態であ
れば、そのしきい値電圧は電源電圧Ｖｃｃ（５Ｖ）より
も高く（通常９Ｖ以上）、メモリセルＭＣは非導通状態
となり、前述電流Ｉｍは０となる。したがってメモリセ
ＭＣのデータの読出しは、この電流Ｉｍを基準電流発生
回路９１からの基準電流Ｉｒを比較し、メモリセルＭＣ
のしきい値電圧が十分に高いか否か、いいかえればメモ
リセルＭＣが導通状態にあるか否かにより判定される。
号ＡＹに対応してワード線ＷＬ，ビット線ＢＬの１本が
選択されるとすると、メモリセルＭＣのゲートに電源電
圧Ｖｃｃが印加され、そのドレインはビット線ＢＬを介
してセンス増幅器９の電流比較器９２に接続される。こ
の時、メモリセルＭＣが未書込みの状態であればそのし
きい値電圧は電源電圧Ｖｃｃ（５Ｖ）に比べ十分低く
（通常１〜２Ｖ程度）メモリセルＭＣは導通状態とな
り、電流比較器９１よりビット線ＢＬに電流Ｉｍが流れ
る。これに対してメモリセルＭＣが書込み後の状態であ
れば、そのしきい値電圧は電源電圧Ｖｃｃ（５Ｖ）より
も高く（通常９Ｖ以上）、メモリセルＭＣは非導通状態
となり、前述電流Ｉｍは０となる。したがってメモリセ
ＭＣのデータの読出しは、この電流Ｉｍを基準電流発生
回路９１からの基準電流Ｉｒを比較し、メモリセルＭＣ
のしきい値電圧が十分に高いか否か、いいかえればメモ
リセルＭＣが導通状態にあるか否かにより判定される。
【０００７】従って、データの書込み状態の深さの確認
及びその保障を行うベリファイ時には、通常の読出し動
作時より高い電源電圧をメモリセルアレイ１のメモリセ
ルＭＣに供給する必要があった。
及びその保障を行うベリファイ時には、通常の読出し動
作時より高い電源電圧をメモリセルアレイ１のメモリセ
ルＭＣに供給する必要があった。
【０００８】
【発明が解決しようとする課題】この従来の電気的に書
込み・消去可能な不揮発性半導体記憶装置では、データ
の書込み動作時及びベリファイ時に、電源電圧を通常の
データ読出し時の電源電圧よりも高く設定し、これによ
って、メモリセルＭＣに対するデータの書込み状態の深
さ，すなわちしきい値電圧の高さの確認及び保障を行っ
ているので、フラッシュＥＰＲＯＭ（電気的に一括消去
可能なＥＰＲＯＭ）に代表される電気的に書込み・消去
可能な不揮発性半導体記憶装置では、システムに実装
後、データの消去・書込・読出し等が行われるため、書
込み状態の深さを保障するためにデータ書込み後のベリ
ファイ時に電源電圧を通常の読出し動作時よりも高く設
定する必要があり、このためシステムの構成に負担がか
かり不利になるという欠点があった。
込み・消去可能な不揮発性半導体記憶装置では、データ
の書込み動作時及びベリファイ時に、電源電圧を通常の
データ読出し時の電源電圧よりも高く設定し、これによ
って、メモリセルＭＣに対するデータの書込み状態の深
さ，すなわちしきい値電圧の高さの確認及び保障を行っ
ているので、フラッシュＥＰＲＯＭ（電気的に一括消去
可能なＥＰＲＯＭ）に代表される電気的に書込み・消去
可能な不揮発性半導体記憶装置では、システムに実装
後、データの消去・書込・読出し等が行われるため、書
込み状態の深さを保障するためにデータ書込み後のベリ
ファイ時に電源電圧を通常の読出し動作時よりも高く設
定する必要があり、このためシステムの構成に負担がか
かり不利になるという欠点があった。
【０００９】本発明の目的は、ベリファイ時、システム
の電源電圧を高く設定しなくてもデータの書込み状態の
深さの確認及び保障を行うことができる電気的に書込み
・消去可能な不揮発性半導体記憶装置を提供することに
ある。
の電源電圧を高く設定しなくてもデータの書込み状態の
深さの確認及び保障を行うことができる電気的に書込み
・消去可能な不揮発性半導体記憶装置を提供することに
ある。
【００１０】
【課題を解決するための手段】本発明の電気的に書込み
・消去可能な不揮発性半導体記憶装置は、行，列マトリ
クス状に配列されソースを共通接続する電気的に書込み
消去可能な複数のメモリセル、これら各メモリセルのゲ
ートに各行ごとに接続する複数のワード線、及び前記各
メモリセルのドレインに各列ごとに接続する複数のビッ
ト線を備えたメモリセルアレイと、アドレス信号に従っ
て前記複数のワード線のうちの所定のワード線を選択レ
ベルとするワード線選択回路と、データベリファイ動作
時、前記選択レベルのワード線と前記各メモリセルの共
接続点との間に通常の読出し動作時より高い電圧を供給
する高電圧供給手段とを有している。
・消去可能な不揮発性半導体記憶装置は、行，列マトリ
クス状に配列されソースを共通接続する電気的に書込み
消去可能な複数のメモリセル、これら各メモリセルのゲ
ートに各行ごとに接続する複数のワード線、及び前記各
メモリセルのドレインに各列ごとに接続する複数のビッ
ト線を備えたメモリセルアレイと、アドレス信号に従っ
て前記複数のワード線のうちの所定のワード線を選択レ
ベルとするワード線選択回路と、データベリファイ動作
時、前記選択レベルのワード線と前記各メモリセルの共
接続点との間に通常の読出し動作時より高い電圧を供給
する高電圧供給手段とを有している。
【００１１】また、各メモリセルの共通接続点が基準電
位点と接続し、高電圧供給手段が、発振回路と、この発
振回路の出力信号により通常動作時の電源電圧より高い
電圧を発生する昇圧回路と、この昇圧回路の出力電圧を
ワード線選択回路により選択レベルにあるワード線に供
給する高電圧供給制御回路とを含んで構成される。
位点と接続し、高電圧供給手段が、発振回路と、この発
振回路の出力信号により通常動作時の電源電圧より高い
電圧を発生する昇圧回路と、この昇圧回路の出力電圧を
ワード線選択回路により選択レベルにあるワード線に供
給する高電圧供給制御回路とを含んで構成される。
【００１２】また、高電圧供給手段が、発振回路と、こ
の発振回路の出力信号により通常の動作電圧の基準電圧
を基準として前記通常の動作電圧に対して負方向の電圧
を発生する負電圧発生回路と、この負電圧発生回路の出
力電圧を各メモリセルの共通接続点へ供給する負電圧供
給制御回路とを含んで構成される。
の発振回路の出力信号により通常の動作電圧の基準電圧
を基準として前記通常の動作電圧に対して負方向の電圧
を発生する負電圧発生回路と、この負電圧発生回路の出
力電圧を各メモリセルの共通接続点へ供給する負電圧供
給制御回路とを含んで構成される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例が図４に示された従来の電気的
に書込み・消去可能な不揮発性半導体記憶装置を相違す
る点は、発振回路５と、この発振回路５の出力信号によ
り通常動作時の電源電圧Ｖｃｃより高い電圧を発生する
内部昇圧回路６と、ベリファイ時、この内部昇圧回路６
の出力電圧Ｖｐｍを通常の電源電圧Ｖｃｃより所定のレ
ベルだけ高い値にクランプして出力する（Ｖｐｇ）電圧
クランプ回路７とを設け、Ｘデコーダ３内に、この電圧
クランプ回路７の出力電圧Ｖｐｇを、内部Ｘアドレス信
号ＩＡＸにより選択レベルにあるワード線ＷＬに供給す
る高電圧供給制御回路を設けた点にある。
に書込み・消去可能な不揮発性半導体記憶装置を相違す
る点は、発振回路５と、この発振回路５の出力信号によ
り通常動作時の電源電圧Ｖｃｃより高い電圧を発生する
内部昇圧回路６と、ベリファイ時、この内部昇圧回路６
の出力電圧Ｖｐｍを通常の電源電圧Ｖｃｃより所定のレ
ベルだけ高い値にクランプして出力する（Ｖｐｇ）電圧
クランプ回路７とを設け、Ｘデコーダ３内に、この電圧
クランプ回路７の出力電圧Ｖｐｇを、内部Ｘアドレス信
号ＩＡＸにより選択レベルにあるワード線ＷＬに供給す
る高電圧供給制御回路を設けた点にある。
【００１６】図２（Ａ），（Ｂ）に内部昇圧回路６及び
Ｘデコーダ３の内部構成例を示す。
Ｘデコーダ３の内部構成例を示す。
【００１７】制御回路４では、外部制御信号（ＣＥ，Ｏ
Ｅ等）を入力とし、内部の動作モードを制御するための
内部制御信号（ＣＰ，ＶＥＲ等）を発生する。発振回路
５は、内部制御信号ＣＰを入力としてこれが低レベルの
アクティブのときアクティブとなり、内部クロック信号
φ，φｂを出力する。内部昇圧回路６は、内部クロック
信号φ，φｂ及び内部制御信号ＣＰを入力とし、ＣＰが
低レベルのとき、昇圧電圧（Ｖｐｍ）を出力し、高レベ
ルのとき、電源電位Ｖｃｃを出力する。電圧クランプ回
路７は、内部昇圧回路６の出力電圧Ｖｐｍと、データベ
リファイモード時に低レベルとなる内部制御信号ＶＥＲ
を入力とし、ＶＥＲが高レベルのときには内部昇圧回路
６の出力電圧Ｖｐｍをそのまま出力し、低レベルのとき
には内部昇圧回路６の出力電圧Ｖｐｍをクランプした電
圧（Ｖｐｇ）を出力する。Ｘデコード３は電圧クランプ
回路７の出力電圧Ｖｐｇ及び内部Ｘアドレス信号ＩＡＸ
を入力とし、内部Ｘアドレス信号ＩＡＸにより選択され
たワード線ＷＬに電圧クランプ回路７の出力電圧Ｖｐｇ
を供給する。
Ｅ等）を入力とし、内部の動作モードを制御するための
内部制御信号（ＣＰ，ＶＥＲ等）を発生する。発振回路
５は、内部制御信号ＣＰを入力としてこれが低レベルの
アクティブのときアクティブとなり、内部クロック信号
φ，φｂを出力する。内部昇圧回路６は、内部クロック
信号φ，φｂ及び内部制御信号ＣＰを入力とし、ＣＰが
低レベルのとき、昇圧電圧（Ｖｐｍ）を出力し、高レベ
ルのとき、電源電位Ｖｃｃを出力する。電圧クランプ回
路７は、内部昇圧回路６の出力電圧Ｖｐｍと、データベ
リファイモード時に低レベルとなる内部制御信号ＶＥＲ
を入力とし、ＶＥＲが高レベルのときには内部昇圧回路
６の出力電圧Ｖｐｍをそのまま出力し、低レベルのとき
には内部昇圧回路６の出力電圧Ｖｐｍをクランプした電
圧（Ｖｐｇ）を出力する。Ｘデコード３は電圧クランプ
回路７の出力電圧Ｖｐｇ及び内部Ｘアドレス信号ＩＡＸ
を入力とし、内部Ｘアドレス信号ＩＡＸにより選択され
たワード線ＷＬに電圧クランプ回路７の出力電圧Ｖｐｇ
を供給する。
【００１８】電圧クランプ回路７は、ベリファイ時、ト
ランジスタＱ６１〜Ｑ６ｎのしきい値電圧をＶｔとする
と、Ｖｃｃ＋ｎ・Ｖｔ程度の電圧（Ｖｐｇ）を出力し、
この電圧が選択状態のメモリセＭＣのゲートに供給され
る。従って、ベリファイ時、メモリセルＭＣは通常の読
出し動作時より高い電源電圧を印加して動作させるのと
等価の動作をすることができ、データの書込み状態の深
さの確認及びその保障を行うことができる。
ランジスタＱ６１〜Ｑ６ｎのしきい値電圧をＶｔとする
と、Ｖｃｃ＋ｎ・Ｖｔ程度の電圧（Ｖｐｇ）を出力し、
この電圧が選択状態のメモリセＭＣのゲートに供給され
る。従って、ベリファイ時、メモリセルＭＣは通常の読
出し動作時より高い電源電圧を印加して動作させるのと
等価の動作をすることができ、データの書込み状態の深
さの確認及びその保障を行うことができる。
【００１９】図３（Ａ），（Ｂ）はそれぞれ本発明の第
２の実施例及びそのセル共通電極バイアス回路の具体例
を示す回路図である。
２の実施例及びそのセル共通電極バイアス回路の具体例
を示す回路図である。
【００２０】この実施例は、高電圧供給手段を、発振回
路５と、この発振回路５の出力信号φにより通常の動作
電圧の基準電圧（接地電位）を基準として通常の動作電
圧に対して負方向の電圧（Ｖｓ）を発生する負電圧発生
回路１０１、及びこの負電圧発生回路１０１の出力電圧
Ｖｓを各メモリセルＭＣの共通接続点へ供給する負電圧
供給制御回路１０２を備えたセル共通電極バイアス回路
１０とを含んだ構成としたものである。
路５と、この発振回路５の出力信号φにより通常の動作
電圧の基準電圧（接地電位）を基準として通常の動作電
圧に対して負方向の電圧（Ｖｓ）を発生する負電圧発生
回路１０１、及びこの負電圧発生回路１０１の出力電圧
Ｖｓを各メモリセルＭＣの共通接続点へ供給する負電圧
供給制御回路１０２を備えたセル共通電極バイアス回路
１０とを含んだ構成としたものである。
【００２１】すなわち、第１の実施例ではメモリセルＭ
Ｃの共通電極を接地電位としてワード線ＷＬの電圧を高
くしているのに対し、第２の実施例では、ワード線ＷＬ
の電圧は通常の読出し動作時と同一とし、メモリセルＭ
Ｃの共通電極を接地電位より負方向にバイアスすること
により、通常の読出し動作時の電源電圧より高い電圧で
動作のと等価な動作をしている。
Ｃの共通電極を接地電位としてワード線ＷＬの電圧を高
くしているのに対し、第２の実施例では、ワード線ＷＬ
の電圧は通常の読出し動作時と同一とし、メモリセルＭ
Ｃの共通電極を接地電位より負方向にバイアスすること
により、通常の読出し動作時の電源電圧より高い電圧で
動作のと等価な動作をしている。
【００２２】この第２の実施例においても、第１の実施
例と同様の効果が得られる。
例と同様の効果が得られる。
【００２３】
【発明の効果】以上説明したように本発明は、ベリファ
イ時、選択ワード線とメモリセルの共通電極との間に通
常の読出し動作時の電源電圧より高い電圧を供給する高
電圧供給手段を設けた構成とすることにより、ベリファ
イ時システムの電源電圧を高く設定しなくてもメモリセ
ルのデータの書込み状態の深さの確認及びその保障がで
きる効果がある。
イ時、選択ワード線とメモリセルの共通電極との間に通
常の読出し動作時の電源電圧より高い電圧を供給する高
電圧供給手段を設けた構成とすることにより、ベリファ
イ時システムの電源電圧を高く設定しなくてもメモリセ
ルのデータの書込み状態の深さの確認及びその保障がで
きる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の内部昇圧回路及びＸデ
コーダの回路図である。
コーダの回路図である。
【図３】本発明の第２の実施例及びそのセル共通電極バ
イアス回路の回路図である。
イアス回路の回路図である。
【図４】従来の電気的に書込み・消去可能な不揮発性半
導体記憶装置の一例を示すブロック図である。
導体記憶装置の一例を示すブロック図である。
【図５】図４に示された電気的に書込み・消去可能な不
揮発性半導体記憶装置のメモリセルアレイ，Ｙ選択回路
及びセンス増幅器の回路図である。
揮発性半導体記憶装置のメモリセルアレイ，Ｙ選択回路
及びセンス増幅器の回路図である。
１，１ａ メモリセルアレイ ２ アドレスバッファ回路 ３，３ａ Ｘデコーダ ４，４ａ 制御回路 ５ 発振回路 ６ 内部昇圧回路 ７ 電圧クランプ回路 ８ Ｙ選択回路 ９ センス増幅器 １０ セル共通電極バイアス回路 １１ アドレスバッファ回路 １２ 書込回路 １３ 入出力バッファ回路 ３１ デコード部 ３２ 高電圧供給制御回路 ７１ レベルシフタ ９１ 基準電流発生回路 ９２ 電流比較器 １０１ 不電圧発生回路 １０２ 不電圧供給制御回路 ＢＬ ビット線 ＭＣ メモリセル ＷＬ ワード線
Claims (3)
- 【請求項１】 行，列マトリクス状に配列されソースを
共通接続する電気的に書込み消去可能な複数のメモリセ
ル、これら各メモリセルのゲートに各行ごとに接続する
複数のワード線、及び前記各メモリセルのドレインに各
列ごとに接続する複数のビット線を備えたメモリセルア
レイと、アドレス信号に従って前記複数のワード線のう
ちの所定のワード線を選択レベルとするワード線選択回
路と、データベリファイ動作時、前記選択レベルのワー
ド線と前記各メモリセルの共接続点との間に通常の読出
し動作時より高い電圧を供給する高電圧供給手段とを有
することを特徴とする電気的に書込み・消去可能な不揮
発性半導体記憶装置。 - 【請求項２】 各メモリセルの共通接続点が基準電位点
と接続し、高電圧供給手段が、発振回路と、この発振回
路の出力信号により通常動作時の電源電圧より高い電圧
を発生する昇圧回路と、この昇圧回路の出力電圧をワー
ド線選択回路により選択レベルにあるワード線に供給す
る高電圧供給制御回路とを含んで構成された請求項１記
載の電気的に書込み・消去可能な不揮発性半導体記憶装
置。 - 【請求項３】 高電圧供給手段が、発振回路と、この発
振回路の出力信号により通常の動作電圧の基準電圧を基
準として前記通常の動作電圧に対して負方向の電圧を発
生する負電圧発生回路と、この負電圧発生回路の出力電
圧を各メモリセルの共通接続点へ供給する負電圧供給制
御回路とを含んで構成された請求項１記載の電気的に書
込み・消去可能な不揮発性半導体記憶装置。
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|---|---|---|---|
| JP4269692A JP2812039B2 (ja) | 1992-02-28 | 1992-02-28 | 電気的に書込み・消去可能な不揮発性半導体記憶装置 |
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1993
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| Publication number | Publication date |
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