JP3240640B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3240640B2 JP3240640B2 JP26019291A JP26019291A JP3240640B2 JP 3240640 B2 JP3240640 B2 JP 3240640B2 JP 26019291 A JP26019291 A JP 26019291A JP 26019291 A JP26019291 A JP 26019291A JP 3240640 B2 JP3240640 B2 JP 3240640B2
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- Japan
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- circuit
- signal
- sense amplifier
- memory cell
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
にワード線又はビット線を所定のレベルにしてテストす
る回路を有する半導体メモリに関する。
にワード線又はビット線を所定のレベルにしてテストす
る回路を有する半導体メモリに関する。
【０００２】
【従来の技術】半導体メモリでは、従来より信頼性試験
の一環として、各部に電圧を印加し、高温（通常１００
℃〜２００℃）で長時間保管する試験（以下この試験を
ＢＴと呼ぶ）を行っている。このＢＴ試験には、入力端
子に一定の電圧を印加し変化させないスタティックＢＴ
と、入力端子にパルス信号を印加し動作状態で高温保管
を行うダイナミックＢＴとがある。
の一環として、各部に電圧を印加し、高温（通常１００
℃〜２００℃）で長時間保管する試験（以下この試験を
ＢＴと呼ぶ）を行っている。このＢＴ試験には、入力端
子に一定の電圧を印加し変化させないスタティックＢＴ
と、入力端子にパルス信号を印加し動作状態で高温保管
を行うダイナミックＢＴとがある。
【０００３】スタティックＢＴは、特定の素子にしか電
圧が加わらないため、多くの場合、ダイナミックＢＴを
行っており、すべてのメモリセルが等しく選択され、ス
トレスが加わるよう試験を行っている。
圧が加わらないため、多くの場合、ダイナミックＢＴを
行っており、すべてのメモリセルが等しく選択され、ス
トレスが加わるよう試験を行っている。
【０００４】しかし、１個のメモリセルに電圧が印加さ
れる時間は、例えば１ビット出力構成の半導体メモリで
は、（ＢＴ実施時間）÷（全メモリセル数）となり非常
に短かい時間となる。特に近年、半導体メモリは増々大
容量となり、１個のメモリセルに電圧が印加される時間
はさらに短かい時間となる。しかし、実際には、信頼性
上１個のメモリセルにかける時間を一定の時間より短か
くすることができないため、より長時間のダイナミック
ＢＴが必要となってきている。
れる時間は、例えば１ビット出力構成の半導体メモリで
は、（ＢＴ実施時間）÷（全メモリセル数）となり非常
に短かい時間となる。特に近年、半導体メモリは増々大
容量となり、１個のメモリセルに電圧が印加される時間
はさらに短かい時間となる。しかし、実際には、信頼性
上１個のメモリセルにかける時間を一定の時間より短か
くすることができないため、より長時間のダイナミック
ＢＴが必要となってきている。
【０００５】そのため、ダイナミックＢＴ時に、全ワー
ド線を同時に高レベルとし、この試験中、常にメモリセ
ルに電圧が印加されるテスト回路を具備する半導体メモ
リがある。
ド線を同時に高レベルとし、この試験中、常にメモリセ
ルに電圧が印加されるテスト回路を具備する半導体メモ
リがある。
【０００６】図３に従来のこの種の半導体メモリの回路
図を示す。
図を示す。
【０００７】この半導体メモリは、行方向，列方向にマ
トリクス状に配列された複数のメモリセルＭＣ、この複
数のメモリセルＭＣの各行をそれぞれ対応して選択状態
とする複数のワード線ＷＬ、及び複数のメモリセルＭＣ
の各列とそれぞれ対応して接続し選択状態のメモリセル
の信号を伝達する複数のビット線ＢＬを備えたメモリセ
ルアレイ１と、第１のアドレス信号ＡＤｘに従って複数
のワード線ＷＬのうちの所定のものを選択レベルにする
ワード線選択回路２と、第２のアドレス信号ＡＤｙに従
って複数のビット線ＢＬのうちの所定のものを選択する
ビット線選択回路３と、このビット線選択回路３により
選択されたビット線ＢＬの信号を増幅するセンス増幅器
４及びインバータＩＶ５，ＩＶ６と、このセンス増幅器
４及びインバータＩＶ５，ＩＶ６からの信号を外部回路
へ出力する出力バッファ回路５と、特定の入出力端子Ｔ
Ｍ１に通常の動作電圧範囲外の高電圧が印加されたこと
を検出して能動レベルとなる検出信号ＢＴｂを出力する
高電圧検出回路６と、検出信号ＢＴｂが能動レベルのと
き複数のワード線ＷＬの全て及び複数のビット線ＢＬの
全ての何れか一方、この例ではワード線ＷＬの全てを選
択レベルとし、ビット線ＢＬの全てを非選択状態とする
全線選択制御手段のワード線選択回路２及びビット線選
択回路３のＮＡＮＤゲートＧ２，Ｇ３とを有する構成と
なっている。
トリクス状に配列された複数のメモリセルＭＣ、この複
数のメモリセルＭＣの各行をそれぞれ対応して選択状態
とする複数のワード線ＷＬ、及び複数のメモリセルＭＣ
の各列とそれぞれ対応して接続し選択状態のメモリセル
の信号を伝達する複数のビット線ＢＬを備えたメモリセ
ルアレイ１と、第１のアドレス信号ＡＤｘに従って複数
のワード線ＷＬのうちの所定のものを選択レベルにする
ワード線選択回路２と、第２のアドレス信号ＡＤｙに従
って複数のビット線ＢＬのうちの所定のものを選択する
ビット線選択回路３と、このビット線選択回路３により
選択されたビット線ＢＬの信号を増幅するセンス増幅器
４及びインバータＩＶ５，ＩＶ６と、このセンス増幅器
４及びインバータＩＶ５，ＩＶ６からの信号を外部回路
へ出力する出力バッファ回路５と、特定の入出力端子Ｔ
Ｍ１に通常の動作電圧範囲外の高電圧が印加されたこと
を検出して能動レベルとなる検出信号ＢＴｂを出力する
高電圧検出回路６と、検出信号ＢＴｂが能動レベルのと
き複数のワード線ＷＬの全て及び複数のビット線ＢＬの
全ての何れか一方、この例ではワード線ＷＬの全てを選
択レベルとし、ビット線ＢＬの全てを非選択状態とする
全線選択制御手段のワード線選択回路２及びビット線選
択回路３のＮＡＮＤゲートＧ２，Ｇ３とを有する構成と
なっている。
【０００８】通常動作時には、検出信号ＢＴｂは高レベ
ルの非能動レベルとなっており、従ってワード線選択回
路２及びビット線選択回路３はそれぞれアドレス信号Ａ
Ｄｘ，ＡＤｙに従って複数のワード線ＷＬのうちの１
本、複数のビット線ＢＬのうちの１本を選択レベル，選
択状態とする。
ルの非能動レベルとなっており、従ってワード線選択回
路２及びビット線選択回路３はそれぞれアドレス信号Ａ
Ｄｘ，ＡＤｙに従って複数のワード線ＷＬのうちの１
本、複数のビット線ＢＬのうちの１本を選択レベル，選
択状態とする。
【０００９】メモリセルＭＣは、記憶される情報に応じ
て通常状態，非導通状態となるメモリセルであり、また
センス増幅器４は、メモリセルＭＣの導通状態，非導通
状態を検出する回路となっている。
て通常状態，非導通状態となるメモリセルであり、また
センス増幅器４は、メモリセルＭＣの導通状態，非導通
状態を検出する回路となっている。
【００１０】１本のワード線ＷＬ、１本のビット線ＢＬ
で選択された１個のメモリセルＭＣの導通，非導通の状
態がセンス増幅器４で検出されて低レベル，高レベルの
信号となりインバータＩＶ５，ＩＶ６及び出力バッファ
回路５を介して入出力端子ＴＭ２から外部回路へ出力さ
れる。
で選択された１個のメモリセルＭＣの導通，非導通の状
態がセンス増幅器４で検出されて低レベル，高レベルの
信号となりインバータＩＶ５，ＩＶ６及び出力バッファ
回路５を介して入出力端子ＴＭ２から外部回路へ出力さ
れる。
【００１１】次に、ダイナミックＢＴを行う場合には、
入出力端子ＴＭ１に通常動作時の電源電圧より高い電圧
を印加して実施する。これにより検出信号ＢＴｂが低レ
ベルに変化し、ワード線選択回路２により全てのワード
線ＷＬが選択レベルとなり、一方、ビット線選択回路３
により、多数のメモリセルＭＣが導通状態となって大き
な電流が流れるのを防止するため、全てのビット線ＢＬ
を非選択状態とする。
入出力端子ＴＭ１に通常動作時の電源電圧より高い電圧
を印加して実施する。これにより検出信号ＢＴｂが低レ
ベルに変化し、ワード線選択回路２により全てのワード
線ＷＬが選択レベルとなり、一方、ビット線選択回路３
により、多数のメモリセルＭＣが導通状態となって大き
な電流が流れるのを防止するため、全てのビット線ＢＬ
を非選択状態とする。
【００１２】こうして、全てのメモリセルＭＣに電圧が
印加される状態でＢＴを行うことにより、ＢＴ実施時間
を大幅に短縮している。
印加される状態でＢＴを行うことにより、ＢＴ実施時間
を大幅に短縮している。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
メモリでは、ＢＴ動作時、全てのワード線ＷＬを選択レ
ベルとし全てのビット線ＢＬを非選択状態とするか全て
のワード線ＷＬを非選択レベルとし全てのビット線ＢＬ
を選択状態とする構成となっているので、全てのメモリ
セルＭＣに電圧が印加されるものの、センス増幅器４以
降の回路には負荷がかからず、これら回路に対するＢＴ
が不十分であるという問題点があった。これら回路は半
導体メモリ全回路素子の１／４程度となる。
メモリでは、ＢＴ動作時、全てのワード線ＷＬを選択レ
ベルとし全てのビット線ＢＬを非選択状態とするか全て
のワード線ＷＬを非選択レベルとし全てのビット線ＢＬ
を選択状態とする構成となっているので、全てのメモリ
セルＭＣに電圧が印加されるものの、センス増幅器４以
降の回路には負荷がかからず、これら回路に対するＢＴ
が不十分であるという問題点があった。これら回路は半
導体メモリ全回路素子の１／４程度となる。
【００１４】本発明の目的は、センス増幅器以降の回路
も十分なダイナミックＢＴが実施できる半導体メモリを
提供することにある。
も十分なダイナミックＢＴが実施できる半導体メモリを
提供することにある。
【００１５】
【課題を解決するための手段】本発明の半導体メモリ
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、この複数のメモリセルの各行をそれぞれ対
応して選択状態とする複数のワード線、及び前記複数の
メモリセルの各列とそれぞれ対応して接続し選択状態の
メモリセルの信号を伝達する複数のビット線を備えたメ
モリセルアレイと、第１のアドレス信号に従って前記複
数のワード線のうちの所定のものを選択レベルにするワ
ード線選択回路と、第２のアドレス信号に従って前記複
数のビット線のうちの所定のものを選択するビット線選
択回路と、このビット線選択回路により選択されたビッ
ト線の信号を増幅するセンス増幅器と、このセンス増幅
器の出力信号を外部回路へ出力する出力バッファ回路
と、特定の入出力端子に通常の動作電圧範囲外の電圧が
印加されたことを検出して能動レベルとなる検出信号を
出力する動作電圧範囲外電圧検出回路と、前記検出信号
が能動レベルのとき前記複数のワード線の全て及び前記
複数のビット線の全ての何れか一方を選択レベル又は選
択状態とし他方を非選択状態又は非選択レベルとする全
線選択制御手段と、前記検出信号が能動レベルのとき前
記センス増幅器の入力端を前記ビット線の信号の高レベ
ル，低レベルと対応するレベルに交互にかつ連続して変
化させるレベル変化手段とを有している。
は、行方向，列方向にマトリクス状に配列された複数の
メモリセル、この複数のメモリセルの各行をそれぞれ対
応して選択状態とする複数のワード線、及び前記複数の
メモリセルの各列とそれぞれ対応して接続し選択状態の
メモリセルの信号を伝達する複数のビット線を備えたメ
モリセルアレイと、第１のアドレス信号に従って前記複
数のワード線のうちの所定のものを選択レベルにするワ
ード線選択回路と、第２のアドレス信号に従って前記複
数のビット線のうちの所定のものを選択するビット線選
択回路と、このビット線選択回路により選択されたビッ
ト線の信号を増幅するセンス増幅器と、このセンス増幅
器の出力信号を外部回路へ出力する出力バッファ回路
と、特定の入出力端子に通常の動作電圧範囲外の電圧が
印加されたことを検出して能動レベルとなる検出信号を
出力する動作電圧範囲外電圧検出回路と、前記検出信号
が能動レベルのとき前記複数のワード線の全て及び前記
複数のビット線の全ての何れか一方を選択レベル又は選
択状態とし他方を非選択状態又は非選択レベルとする全
線選択制御手段と、前記検出信号が能動レベルのとき前
記センス増幅器の入力端を前記ビット線の信号の高レベ
ル，低レベルと対応するレベルに交互にかつ連続して変
化させるレベル変化手段とを有している。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１８】この実施例が図３に示された従来の半導体
メモリと相違する点は、検出信号ＢＴｂが能動レベル
（低レベル）のとき所定の周波数で発振する発振回路７
と、この発振回路７の出力信号によりオン，オフしてセ
ンス増幅器４の入力端と基準電位点（接地電位点）との
間を交互に導通状態，非導通状態とするトランジスタＱ
１０とを含んで形成され、センス増幅器４の入力端をビ
ット線ＢＬの信号の高レベル，低レベルと対応するレベ
ルに交互にかつ連続して変化させるレベル変化手段を設
けた点にある。
メモリと相違する点は、検出信号ＢＴｂが能動レベル
（低レベル）のとき所定の周波数で発振する発振回路７
と、この発振回路７の出力信号によりオン，オフしてセ
ンス増幅器４の入力端と基準電位点（接地電位点）との
間を交互に導通状態，非導通状態とするトランジスタＱ
１０とを含んで形成され、センス増幅器４の入力端をビ
ット線ＢＬの信号の高レベル，低レベルと対応するレベ
ルに交互にかつ連続して変化させるレベル変化手段を設
けた点にある。
【００１９】入出力端子ＴＭ１に接地電位から通常動作
時の電源電圧の間の電圧が印加されている場合、検出信
号ＢＴｂは高レベルとなり発振回路７は発振せず低レベ
ルを出力し、トランジスタＱ１０を非導通とする。また
ワード線選択回路２はアドレス信号ＡＤｘに従って１本
のワード線ＷＬを選択レベルとし、ビット線選択回路３
は１本のビット線ＢＬを選択状態とする。こうして１個
のメモリセルＭＣの情報が読出される。
時の電源電圧の間の電圧が印加されている場合、検出信
号ＢＴｂは高レベルとなり発振回路７は発振せず低レベ
ルを出力し、トランジスタＱ１０を非導通とする。また
ワード線選択回路２はアドレス信号ＡＤｘに従って１本
のワード線ＷＬを選択レベルとし、ビット線選択回路３
は１本のビット線ＢＬを選択状態とする。こうして１個
のメモリセルＭＣの情報が読出される。
【００２０】ダイナミックのＢＴを行う場合には、入出
力端子ＴＭ１に通常動作時の電源電圧より高い電圧を印
加する。これにより、高電圧検出回路６からの検出信号
ＢＴｂが低レベルとなり、全ＮＡＮＤゲートＧ２，Ｇ３
の出力が高レベルとなるので、ワード線ＷＬは全て高レ
ベルの選択レベルに、ビット線選択回路３のトランジス
タＱ１は全てオフとなりビット線ＢＬは全て非選択状態
となる。
力端子ＴＭ１に通常動作時の電源電圧より高い電圧を印
加する。これにより、高電圧検出回路６からの検出信号
ＢＴｂが低レベルとなり、全ＮＡＮＤゲートＧ２，Ｇ３
の出力が高レベルとなるので、ワード線ＷＬは全て高レ
ベルの選択レベルに、ビット線選択回路３のトランジス
タＱ１は全てオフとなりビット線ＢＬは全て非選択状態
となる。
【００２１】一方、検出信号ＢＴｂの低レベルを受け、
発振回路７が発振を開始し、トランジスタＱ１０は周期
的にオン，オフをくり返す。これによりセンス増幅器４
はトランジスタＱ１０に流れる電流を感知して動作し、
トランジスタＱ１０がオンの時高レベル、オフの時低レ
ベルの信号を出力する。
発振回路７が発振を開始し、トランジスタＱ１０は周期
的にオン，オフをくり返す。これによりセンス増幅器４
はトランジスタＱ１０に流れる電流を感知して動作し、
トランジスタＱ１０がオンの時高レベル、オフの時低レ
ベルの信号を出力する。
【００２２】この出力信号を受けてインバータＩＶ５，
ＩＶ６及び出力バッファ回路５が動作し、これらの回路
に対し十分なダイナミックＢＴを行うことができる。
ＩＶ６及び出力バッファ回路５が動作し、これらの回路
に対し十分なダイナミックＢＴを行うことができる。
【００２３】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２４】この実施例は、ＢＴ時、全ビット線ＢＬを
選択状態とし、全ワード線ＷＬを非選択レベルとする場
合の例を示したもので、選択，非選択の状態が第１の実
施例とは逆になっているほかは、基本的な動作及び効果
は第１の実施例と同様である。
選択状態とし、全ワード線ＷＬを非選択レベルとする場
合の例を示したもので、選択，非選択の状態が第１の実
施例とは逆になっているほかは、基本的な動作及び効果
は第１の実施例と同様である。
【００２５】
【発明の効果】以上説明したように本発明は、ＢＴ時、
センス増幅器の入力端を、ビット線の信号の高レベル，
低レベルと対応するレベルに交互にかつ連続して変化さ
せるレベル変化手段を設けた構成とすることにより、セ
ンス増幅器以降の回路をダイナミック動作させることが
できるので、これら回路に十分なダイナミックＢＴを実
施することができる効果がある。
センス増幅器の入力端を、ビット線の信号の高レベル，
低レベルと対応するレベルに交互にかつ連続して変化さ
せるレベル変化手段を設けた構成とすることにより、セ
ンス増幅器以降の回路をダイナミック動作させることが
できるので、これら回路に十分なダイナミックＢＴを実
施することができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来の半導体メモリの一例を示す回路図であ
る。
る。
１ メモリセルアレイ ２，２ａ ワード線選択回路 ３，３ａ ビット線選択回路 ４ センス増幅器 ５ 出力バッファ回路 ６ 高電圧検出回路 ７ 発振回路 ＢＬ ビット線 Ｇ１〜Ｇ３ ＮＡＮＤゲート ＩＶ１〜ＩＶ６ インバータ ＭＣ メモリセル Ｑ１〜Ｑ５，Ｑ１０ トランジスタ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 29/00 G11C 16/02
Claims (2)
- 【請求項１】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセル、この複数のメモリセルの各行を
それぞれ対応して選択状態とする複数のワード線、及び
前記複数のメモリセルの各列とそれぞれ対応して接続し
選択状態のメモリセルの信号を伝達する複数のビット線
を備えたメモリセルアレイと、第１のアドレス信号に従
って前記複数のワード線のうちの所定のものを選択レベ
ルにするワード線選択回路と、第２のアドレス信号に従
って前記複数のビット線のうちの所定のものを選択する
ビット線選択回路と、このビット線選択回路により選択
されたビット線の信号を増幅するセンス増幅器と、この
センス増幅器の出力信号を外部回路へ出力する出力バッ
ファ回路と、特定の入出力端子に通常の動作電圧範囲外
の電圧が印加されたことを検出して能動レベルとなる検
出信号を出力する動作電圧範囲外電圧検出回路と、前記
検出信号が能動レベルのとき前記複数のワード線の全て
及び前記複数のビット線の全ての何れか一方を選択レベ
ル又は選択状態とし他方を非選択状態又は非選択レベル
とする全線選択制御手段と、前記検出信号が能動レベル
のとき前記センス増幅器の入力端を前記ビット線の信号
の高レベル，低レベルと対応するレベルに交互にかつ連
続して変化させるレベル変化手段とを有することを特徴
とする半導体メモリ。 - 【請求項２】 行方向，列方向にマトリクス状に配列さ
れた複数のメモリセル、この複数のメモリセルの各行を
それぞれ対応して選択状態とする複数のワード線、及び
前記複数のメモリセルの各列とそれぞれ対応して接続し
選択状態のメモリセルの信号を伝達する複数のビット線
を備えたメモリセルアレイと、第１のアドレス信号に従
って前記複数のワード線のうちの所定のものを選択レベ
ルにするワード線選択回路と、第２のアドレス信号に従
って前記複数のビット線のうちの所定のものを選択する
ビット線選択回路と、このビット線選択回路により選択
されたビット線の信号を増幅するセンス増幅器と、この
センス増幅器の出力信号を外部回路へ出力する出力バッ
ファ回路と、特定の入出力端子に通常の動作電圧範囲外
の電圧が印加されたことを検出して能動レベルとなる検
出信号を出力する動作電圧範囲外電圧検出回路と、前記
検出信号が能動レベルのとき前記複数のワード線の全て
及び前記複数のビット線の全ての何れか一方を選択レベ
ル又は選択状態とし他方を非選択状態又は非選択レベル
とする全線選択制御手段と、前記検出信号が能動レベル
のとき前記センス増幅器の入力端を前記ビット線の信号
の高レベル，低レベルと対応するレベルに交互にかつ連
続して変化させるレベル変化手段とを有し、 前記 メモリセルが、記憶される情報に応じて導通状態，
非導通状態となるメモリセルであり、前記センス増幅器
が前記メモリセルの導通状態，非導通状態を検出する回
路であり、前記レベル変化手段が、前記 検出信号が能動レベルのと
き所定の周波数で発振する発振回路と、この発振回路の
出力信号によりオン，オフして前記センス増幅器の入力
端と基準電位点との間を交互に導通状態，非導通状態と
するトランジスタとを含んで形成されていることを特徴
とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26019291A JP3240640B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26019291A JP3240640B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101700A JPH05101700A (ja) | 1993-04-23 |
| JP3240640B2 true JP3240640B2 (ja) | 2001-12-17 |
Family
ID=17344610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26019291A Expired - Fee Related JP3240640B2 (ja) | 1991-10-08 | 1991-10-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240640B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0681295A1 (en) * | 1994-05-06 | 1995-11-08 | STMicroelectronics S.r.l. | Burn-in method for nonvolatile flash - EPROM memory devices |
-
1991
- 1991-10-08 JP JP26019291A patent/JP3240640B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05101700A (ja) | 1993-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010918 |
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