JP3135682B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3135682B2 JP3135682B2 JP04155205A JP15520592A JP3135682B2 JP 3135682 B2 JP3135682 B2 JP 3135682B2 JP 04155205 A JP04155205 A JP 04155205A JP 15520592 A JP15520592 A JP 15520592A JP 3135682 B2 JP3135682 B2 JP 3135682B2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
特に、高速で加速試験を行なうことができ、初期不良を
短時間で除去可能な半導体記憶装置に関する。
細化は著しく、それに伴って配線間の欠陥が増大してい
る。このような欠陥を持つ不良品を除去するために、電
源電圧、動作温度等を仕様より厳しい条件に設定して、
半導体記憶装置の劣化を加速させる加速試験が行なわれ
る。このような加速試験は、高い信頼性の半導体記憶装
置をより早く市場に供給させるため、短時間で行なえる
ことが望まれる。
線間にゴミが付着した場合、電気的に配線間が高抵抗で
接続される欠陥となるが、このような場合、通常動作で
は不良とはならない。そのため、この欠陥を加速させて
不良とするために加速試験が行なわれる。
に、高温、高バイアスにより実現される。しかしなが
ら、図３に示す隣接する配線Ａ及び配線Ｂのように、高
バイアスにしても配線間で電位差のないところでは、欠
陥を加速するのに膨大な時間を必要とし、高加速されて
いる他の素子の劣化を誘発する可能性が高い。
記憶装置では、加速試験を行なう場合に、通常外部から
バイアスするため、電位差のない配線間を有効に加速で
きないという問題があった。
半導体記憶装置内の電位差のない配線間に電位供給を行
なうことにより、高加速な加速試験を行ない、初期不良
を短時間で除去可能な半導体記憶装置を提供することを
目的とする。
に、本発明の第１の特徴の半導体記憶装置は、複数のメ
モリセルと、該複数のメモリセルが接続される一対のビ
ット線と、加速試験の有無を検出する検出回路と、該検
出回路の出力信号に応答して動作し、前記加速試験時
に、前記一対のビット線間に電位差を極性を変えながら
周期的に与える電位供給回路とを有することを特徴とす
る。
請求項１に記載の半導体記憶装置において、前記検出回
路は、温度検出回路または高電圧検出回路であることを
特徴とする。
く、当該半導体記憶装置の加速試験において、温度検出
回路及びまたは高電圧検出回路５により、当該半導体記
憶装置の温度及びまたは高電源電圧を検出して、加速試
験の状態を認識し、これらの検出結果に基づき、電位供
給回路３から所定の電位を供給するようにしている。
尚、電位供給回路３からの電位供給は電位差のない隣接
する配線群に電位差を与える様に供給され、欠陥に電気
的な方向性がある場合には、隣接する配線間の極性を変
える必要があるため、所定の電位を周期的に供給するよ
うにしている。
路及びまたは高電圧検出回路５の検出結果により、電位
供給回路３からの電位供給は停止される。従って、高加
速な加速試験を行なうことができ、初期不良を短時間で
除去可能となる。
説明する。図２に本発明の一実施例に係る半導体記憶装
置の構成図を示す。本実施例の半導体装置は、ＳＲＡＭ
のセル部のビット線に本発明を適用したもので、通常の
ＳＲＡＭの構成に対して加速試験用の付加回路１が構成
されている。
ＬＡ〜ＢＬＤは、レベルコントロール用トランジスタＴ
ａ及びＴｂによって電圧レベルが決定されている。通
常、これらのレベルコントロール用トランジスタＴａ及
びＴｂは特性が同一であり、従って、ビット線ＢＬＡ及
びＢＬＢ、並びにＢＬＣ及びＢＬＤはそれぞれ隣接した
電位差のない配線となり、しかも電源電圧の変化によっ
て電位差は生じない。
としては、書き込み状態にしてライトアンプによりビッ
ト線ＢＬＡ〜ＢＬＤの電位を“Ｈ”または“Ｌ”レベル
にする方法が用いられている。この場合、電位差を与え
られるビット線アドレスにより選択されたビット線のみ
となる。しかも、加速試験では読み出し状態で動作する
回路があるため、書き込みと読み出し状態を交互に行な
う必要があり、そのためビット線の加速率は他の回路に
比べて非常に低い。本実施例では、加速試験用の付加回
路１を構成することにより、この問題に対処している。
導体記憶装置の温度及び高電源電圧を検出する温度検出
回路及び高電圧検出回路５と、温度検出回路及び高電圧
検出回路５の検出結果に基づき、半導体記憶装置内の任
意の隣接する配線群に所定の電位を周期的に供給する電
位供給回路３と、温度検出回路及び高電圧検出回路５の
検出結果に基づき、加速試験時には信号伝達ゲート用ト
ランジスタＴ１及びＴ２をオンして電位供給回路３から
配線群への電位供給を行ない、通常動作時には信号伝達
ゲート用トランジスタＴ１及びＴ２をオフして電位供給
回路３から配線群への電位供給を停止するコントロール
回路７とから構成されている。
ＬＣ、並びにＢＬＢ及びＢＬＤに、それぞれ電位供給回
路３からの電位供給線ＶＯＰ＃及びＶＯＰが接続されて
いる。
検出回路５より電位供給回路３及びコントロール回路７
に動作制御信号Ｃｏｎ１及びＣｏｎ２が送られ、信号伝
達ゲート用トランジスタＴ１及びＴ２がオンして任意の
電位レベルの周期的な信号ＶＯＰ＃及びＶＯＰがビット
線に供給される。ここで、電位供給信号ＶＯＰ＃及びＶ
ＯＰはお互いに反転したパルス信号であり、ビット線の
レベルはそれぞれ、ＢＬＡ＝“Ｌ”レベル、ＢＬＢ＝
“Ｈ”レベル、ＢＬＣ＝“Ｌ”レベル、ＢＬＤ＝“Ｈ”
レベルとなる。
［Ｖ］で、その電圧加速が１０倍の加速が得られるとす
れば、電圧供給回路３の出力する電位供給信号ＶＯＰ＃
及びＶＯＰの電位差を３［Ｖ］にすれば３０倍、５
［Ｖ］にすれば５０倍となり、加速試験時間は電圧供給
回路３の出力する電位供給信号ＶＯＰ＃及びＶＯＰの電
位差にほぼ比例し、電位差３［Ｖ］で３分の１、５
［Ｖ］で５分の１の時間で従来と同等の加速試験を行な
うことができる。
加回路１がそれぞれ独立しているので、ビット線ＢＬＡ
〜ＢＬＤは、常に“Ｈ”及び“Ｌ”レベルを交互に繰り
返し効率の良い加速試験が可能となる。更に、ビット線
ＢＬＡ〜ＢＬＤのレベルを任意に設定できることで、ビ
ット線またはアドレスによって選択されたセルの高電圧
加速が可能となる。
半導体記憶装置の加速試験において、温度検出回路及び
または高電圧検出回路により当該半導体記憶装置の温度
及びまたは高電源電圧を検出し、この検出結果に基づ
き、電位供給回路３から所定の電位を電位差のない隣接
する配線群に供給することとしたので、欠陥に対する加
速試験の加速率を増大させることができ、初期不良を短
時間で除去可能となり、結果として加速試験時間を削減
した、高信頼の半導体記憶装置を提供することができ
る。
図である。
Claims (2)
- 【請求項１】 複数のメモリセルと、 該複数のメモリセルが接続される一対のビット線と、 加速試験の有無を検出する検出回路と、 該検出回路の出力信号に応答して動作し、前記加速試験
時に、前記一対のビット線間に電位差を極性を変えなが
ら周期的に与える電位供給回路と、 を有する ことを特徴とする半導体記憶装置。 - 【請求項２】 前記検出回路は、温度検出回路または高
電圧検出回路であることを特徴とする請求項１に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04155205A JP3135682B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04155205A JP3135682B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347343A JPH05347343A (ja) | 1993-12-27 |
| JP3135682B2 true JP3135682B2 (ja) | 2001-02-19 |
Family
ID=15600805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04155205A Expired - Lifetime JP3135682B2 (ja) | 1992-06-15 | 1992-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3135682B2 (ja) |
-
1992
- 1992-06-15 JP JP04155205A patent/JP3135682B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05347343A (ja) | 1993-12-27 |
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