JPH1021145A - リセット保護回路 - Google Patents
リセット保護回路Info
- Publication number
- JPH1021145A JPH1021145A JP8169845A JP16984596A JPH1021145A JP H1021145 A JPH1021145 A JP H1021145A JP 8169845 A JP8169845 A JP 8169845A JP 16984596 A JP16984596 A JP 16984596A JP H1021145 A JPH1021145 A JP H1021145A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- reset
- write
- cpu
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵがメモリにデータ等を書込み中にリセ
ットスイッチが押されるとＣＰＵはリセットされてしま
い、書込み中のデータが破壊されてしまう。 【解決手段】 ＣＰＵがメモリへ書込むためのライト信
号を一定時間伸長する伸長回路と、リセットスイッチが
オンしたときの信号を検出して保持し、伸長された信号
を検出してリセット信号をドライブするリセット保護部
とを設けることにより、書込み中はＣＰＵをリセットせ
ず、書込み終了後リセットするようにした。
ットスイッチが押されるとＣＰＵはリセットされてしま
い、書込み中のデータが破壊されてしまう。 【解決手段】 ＣＰＵがメモリへ書込むためのライト信
号を一定時間伸長する伸長回路と、リセットスイッチが
オンしたときの信号を検出して保持し、伸長された信号
を検出してリセット信号をドライブするリセット保護部
とを設けることにより、書込み中はＣＰＵをリセットせ
ず、書込み終了後リセットするようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ（中央演算
処理ユニット）がメモリにデータを書込み中にリセット
スイッチを押下しても、書込みが終了するまではリセッ
ト動作が行われないように制御するためのリセット保護
回路に関するものである。
処理ユニット）がメモリにデータを書込み中にリセット
スイッチを押下しても、書込みが終了するまではリセッ
ト動作が行われないように制御するためのリセット保護
回路に関するものである。
【０００２】
【従来の技術】一般にメモリ例えばＥＥＰＲＯＭ（電気
的消去可能なプログラマブルＲＯＭ）を用いる場合、Ｃ
ＰＵはＲＡＭ（ランダムアクセスメモリ）に書込む場合
と同様なアクセス方式でＥＥＰＲＯＭのリード／ライト
を行っている。
的消去可能なプログラマブルＲＯＭ）を用いる場合、Ｃ
ＰＵはＲＡＭ（ランダムアクセスメモリ）に書込む場合
と同様なアクセス方式でＥＥＰＲＯＭのリード／ライト
を行っている。
【０００３】図４は従来の構成図で、ＣＰＵ１はＥＥＰ
ＲＯＭ２に対して、チップセレクト信号で所定のメモリ
チップを能動状態にし、アドレスバスでアドレス指定
し、データバスでデータを入力し、ライト信号で書込
み、リード信号で読出している。
ＲＯＭ２に対して、チップセレクト信号で所定のメモリ
チップを能動状態にし、アドレスバスでアドレス指定
し、データバスでデータを入力し、ライト信号で書込
み、リード信号で読出している。
【０００４】
【発明が解決しようとする課題】しかしながら、ＣＰＵ
がＥＥＰＲＯＭに書込み中であった場合、リセットスイ
ッチ３等のリセット回路が動作を行うとＣＰＵはリセッ
トされてしまい、ＥＥＰＲＯＭに書込み中であったデー
タは破壊されてしまう。ＣＰＵがパリティビット等のチ
ェックビットを付加してＥＥＰＲＯＭに書込んでいる場
合等はＣＰＵが再起動してもＥＥＰＲＯＭのパリティが
破壊されているため起動出来なくなるという恐れがあっ
た。
がＥＥＰＲＯＭに書込み中であった場合、リセットスイ
ッチ３等のリセット回路が動作を行うとＣＰＵはリセッ
トされてしまい、ＥＥＰＲＯＭに書込み中であったデー
タは破壊されてしまう。ＣＰＵがパリティビット等のチ
ェックビットを付加してＥＥＰＲＯＭに書込んでいる場
合等はＣＰＵが再起動してもＥＥＰＲＯＭのパリティが
破壊されているため起動出来なくなるという恐れがあっ
た。
【０００５】
【課題を解決するための手段】このような課題を解決す
るため、本発明はＣＰＵがメモリへ書込むためのライト
信号を一定時間伸長する伸長回路と、リセットスイッチ
がオンしたときの信号を検出して保持し、伸長回路で伸
長された信号を検出してリセット信号をドライブするリ
セット保護部とを設けることにより、ＣＰＵがメモリに
データ等を書込み中はＣＰＵをリセットせず、書込み終
了後リセットするようにしたものである。
るため、本発明はＣＰＵがメモリへ書込むためのライト
信号を一定時間伸長する伸長回路と、リセットスイッチ
がオンしたときの信号を検出して保持し、伸長回路で伸
長された信号を検出してリセット信号をドライブするリ
セット保護部とを設けることにより、ＣＰＵがメモリに
データ等を書込み中はＣＰＵをリセットせず、書込み終
了後リセットするようにしたものである。
【０００６】
【発明の実施の形態】図１は本発明の実施形態を示すブ
ロック図である。図４と同じ構成のものには同じ符号を
付してあり、メモリとしては同様にＥＥＰＲＯＭの例で
示している。
ロック図である。図４と同じ構成のものには同じ符号を
付してあり、メモリとしては同様にＥＥＰＲＯＭの例で
示している。
【０００７】ＣＰＵ１からＥＥＰＲＯＭ２への書込むた
めのライト信号Ｓ１がライト信号伸長回路４に入力され
る。伸長回路４により伸長された信号Ｓ２はリセット保
護部５を構成する２個のＤフリップフロップのうち第２
のＤフリップフロップＤ−ＦＦ２のクロック端子ＣＬＫ
に入力され、また一方、信号Ｓ２はインバータ６により
反転されて信号Ｓ３になる。
めのライト信号Ｓ１がライト信号伸長回路４に入力され
る。伸長回路４により伸長された信号Ｓ２はリセット保
護部５を構成する２個のＤフリップフロップのうち第２
のＤフリップフロップＤ−ＦＦ２のクロック端子ＣＬＫ
に入力され、また一方、信号Ｓ２はインバータ６により
反転されて信号Ｓ３になる。
【０００８】接地Ｅに接続されたリセットスイッチ３は
通常は“Ｈ”（ハイレベル）であって、“Ｌ”（ロウレ
ベル）でリセット動作となる。その信号Ｓ４は前記信号
Ｓ３と共にオア回路７に入力され、信号Ｓ５を出力す
る。
通常は“Ｈ”（ハイレベル）であって、“Ｌ”（ロウレ
ベル）でリセット動作となる。その信号Ｓ４は前記信号
Ｓ３と共にオア回路７に入力され、信号Ｓ５を出力す
る。
【０００９】インバータ８に入力された信号Ｓ４は反転
されて信号Ｓ６となり、リセット保護部５の第１のＤフ
リップフロップＤ−ＦＦ１のクロック端子ＣＬＫに入力
される。第１のＤフリップフロップＤ−ＦＦ１はリセッ
トスイッチ３がオンしたときの信号Ｓ４の前縁即ち立下
りエッジを信号Ｓ６を通して検出して保持し、信号Ｓ７
を出力する。尚、第１のフリップフロップＤ−ＦＦ１の
データ入力端子Ｄには“Ｈ”の信号が固定されている。
されて信号Ｓ６となり、リセット保護部５の第１のＤフ
リップフロップＤ−ＦＦ１のクロック端子ＣＬＫに入力
される。第１のＤフリップフロップＤ−ＦＦ１はリセッ
トスイッチ３がオンしたときの信号Ｓ４の前縁即ち立下
りエッジを信号Ｓ６を通して検出して保持し、信号Ｓ７
を出力する。尚、第１のフリップフロップＤ−ＦＦ１の
データ入力端子Ｄには“Ｈ”の信号が固定されている。
【００１０】第１のフリップフロップＤ−ＦＦ１の出力
信号Ｓ７は第２のＤフリップフロップＤ−ＦＦ２のデー
タ入力端子Ｄに入力されており、第２のＤフリップフロ
ップＤ−ＦＦ２は前記信号Ｓ２の後縁即ち立上りエッジ
により出力信号Ｓ８を出力する。
信号Ｓ７は第２のＤフリップフロップＤ−ＦＦ２のデー
タ入力端子Ｄに入力されており、第２のＤフリップフロ
ップＤ−ＦＦ２は前記信号Ｓ２の後縁即ち立上りエッジ
により出力信号Ｓ８を出力する。
【００１１】この信号Ｓ８と前記信号Ｓ５はアンド回路
９に入力され、その出力はリセット信号伸長回路１０に
より伸長されてリセット信号Ｓ９になる。リセット信号
Ｓ９はＣＰＵ１のリセット端子、第１及び第２のＤフリ
ップフロップＤ−ＦＦ１，Ｄ−ＦＦ２の各リセット端子
に入力される。これによりＣＰＵ１はリセットされる。
９に入力され、その出力はリセット信号伸長回路１０に
より伸長されてリセット信号Ｓ９になる。リセット信号
Ｓ９はＣＰＵ１のリセット端子、第１及び第２のＤフリ
ップフロップＤ−ＦＦ１，Ｄ−ＦＦ２の各リセット端子
に入力される。これによりＣＰＵ１はリセットされる。
【００１２】次に動作について説明すると、全体がリセ
ットされた後、ＣＰＵ１がＥＥＰＲＯＭに対し書込み動
作を行っていない場合、ライト信号Ｓ１は“Ｈ”であ
り、ライト信号伸長回路４の出力Ｓ２も“Ｈ”である。
また第２のＤフリップフロップＤ−ＦＦ２の出力Ｓ８も
“Ｈ”である。
ットされた後、ＣＰＵ１がＥＥＰＲＯＭに対し書込み動
作を行っていない場合、ライト信号Ｓ１は“Ｈ”であ
り、ライト信号伸長回路４の出力Ｓ２も“Ｈ”である。
また第２のＤフリップフロップＤ−ＦＦ２の出力Ｓ８も
“Ｈ”である。
【００１３】ここでリセットスイッチ３がオンすると、
リセット信号Ｓ９は同時に動作し、図２のタイムチャー
トに示すように信号Ｓ４，Ｓ５，Ｓ９が“Ｌ”になり、
リセット信号伸長回路１０で引伸ばされたリセット信号
Ｓ９によりＣＰＵ１のリセットを行う。
リセット信号Ｓ９は同時に動作し、図２のタイムチャー
トに示すように信号Ｓ４，Ｓ５，Ｓ９が“Ｌ”になり、
リセット信号伸長回路１０で引伸ばされたリセット信号
Ｓ９によりＣＰＵ１のリセットを行う。
【００１４】図３はＣＰＵ１がＥＥＰＲＯＭ２に書込み
中のリセット動作を示すタイムチャートである。
中のリセット動作を示すタイムチャートである。
【００１５】ＣＰＵ１がＥＥＰＲＯＭに書込みを行って
いる場合は、ライト信号Ｓ１は“Ｌ”となり、信号Ｓ１
の立下りエッジを検出し、ライト信号伸長回路４が動作
して信号Ｓ２を一定時間例えば数ｍｓ伸長して“Ｌ”に
する。
いる場合は、ライト信号Ｓ１は“Ｌ”となり、信号Ｓ１
の立下りエッジを検出し、ライト信号伸長回路４が動作
して信号Ｓ２を一定時間例えば数ｍｓ伸長して“Ｌ”に
する。
【００１６】信号Ｓ２が“Ｌ”になると、信号Ｓ３は反
転して“Ｈ”に遷移し、信号Ｓ５を“Ｈ”にしてリセッ
トスイッチ３のオンによるリセット信号のプロテクトを
行う。
転して“Ｈ”に遷移し、信号Ｓ５を“Ｈ”にしてリセッ
トスイッチ３のオンによるリセット信号のプロテクトを
行う。
【００１７】リセットスイッチ３がオンすると、信号Ｓ
４は“Ｌ”になり、反転された信号Ｓ６によりリセット
保護部５の第１のＤフリップフロップＤ−ＦＦ１がセッ
トされ、信号Ｓ４の立下りエッジを検出して信号Ｓ７は
“Ｈ”に保持される。
４は“Ｌ”になり、反転された信号Ｓ６によりリセット
保護部５の第１のＤフリップフロップＤ−ＦＦ１がセッ
トされ、信号Ｓ４の立下りエッジを検出して信号Ｓ７は
“Ｈ”に保持される。
【００１８】ＣＰＵ１がＥＥＰＲＯＭ２への書込みアク
セスを終了して数ｍｓ後、ライト信号伸長回路４から出
力された信号Ｓ２は“Ｌ”から“Ｈ”に移行する。その
立上りエッジにて第２のＤフリップフロップＤ−ＦＦ２
が動作し、信号Ｓ７が“Ｈ”の時、信号Ｓ８は“Ｌ”に
なる。
セスを終了して数ｍｓ後、ライト信号伸長回路４から出
力された信号Ｓ２は“Ｌ”から“Ｈ”に移行する。その
立上りエッジにて第２のＤフリップフロップＤ−ＦＦ２
が動作し、信号Ｓ７が“Ｈ”の時、信号Ｓ８は“Ｌ”に
なる。
【００１９】信号Ｓ８が“Ｌ”になるとアンド回路９の
出力は“Ｌ”にドライブされ、リセット信号伸長回路１
０により引伸ばされてリセット信号Ｓ９となる。
出力は“Ｌ”にドライブされ、リセット信号伸長回路１
０により引伸ばされてリセット信号Ｓ９となる。
【００２０】伸長回路１０で伸長するのは、十分なリセ
ット時間を確保するためで、もし伸長しないと、リセッ
ト信号が一瞬（ゲートの信号遅延分）しか発生しないの
で、リセットされない回路がある可能性があるためであ
る。
ット時間を確保するためで、もし伸長しないと、リセッ
ト信号が一瞬（ゲートの信号遅延分）しか発生しないの
で、リセットされない回路がある可能性があるためであ
る。
【００２１】リセット信号Ｓ９の“Ｌ”によりＣＰＵ１
がリセットされ、また、第１のＤフリップフロップＤ−
ＦＦ１と第２のＤフリップフロップＤ−ＦＦ２がリセッ
トされる。
がリセットされ、また、第１のＤフリップフロップＤ−
ＦＦ１と第２のＤフリップフロップＤ−ＦＦ２がリセッ
トされる。
【００２２】図３では信号Ｓ８の立下りと信号Ｓ９の立
下りを同時に書いているが、実際にはゲート遅延がある
ので、信号Ｓ９の立下りが数ｎｓ〜十数ｎｓ遅れ、また
その立下りにより第１及び第２のＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ２がリセットされるまでにゲート遅
延があるので、その分遅れて信号Ｓ７，Ｓ８が信号Ｓ９
の“Ｌ”によりリセットされるように示している。
下りを同時に書いているが、実際にはゲート遅延がある
ので、信号Ｓ９の立下りが数ｎｓ〜十数ｎｓ遅れ、また
その立下りにより第１及び第２のＤフリップフロップＤ
−ＦＦ１，Ｄ−ＦＦ２がリセットされるまでにゲート遅
延があるので、その分遅れて信号Ｓ７，Ｓ８が信号Ｓ９
の“Ｌ”によりリセットされるように示している。
【００２３】上記の場合においては、リセットスイッチ
３を“Ｌ”でリセットするように説明したが“Ｈ”でリ
セットするようにスイッチの電子回路を構成し、インバ
ータ８をオア回路７側に挿入しても良いことは勿論であ
る。
３を“Ｌ”でリセットするように説明したが“Ｈ”でリ
セットするようにスイッチの電子回路を構成し、インバ
ータ８をオア回路７側に挿入しても良いことは勿論であ
る。
【００２４】
【発明の効果】上記したように、本発明によればライト
信号の伸長回路とリセット保護部を設けることにより、
メモリへの書込み中はＣＰＵのリセット動作を行わず、
書込みが終了してからリセットが行われるため、メモリ
への確実な書込みができる。
信号の伸長回路とリセット保護部を設けることにより、
メモリへの書込み中はＣＰＵのリセット動作を行わず、
書込みが終了してからリセットが行われるため、メモリ
への確実な書込みができる。
【００２５】また、メモリはＣＰＵが書込み後、メモリ
内部へのアクセスを行うために数ｍｓの時間を必要とす
るが、伸長回路によりライト信号を引伸ばすことによっ
てこの時間も確保でき、ＣＰＵのリセットを十分に保護
することができる。
内部へのアクセスを行うために数ｍｓの時間を必要とす
るが、伸長回路によりライト信号を引伸ばすことによっ
てこの時間も確保でき、ＣＰＵのリセットを十分に保護
することができる。
【００２６】更に、ＣＰＵがメモリをアクセスしていな
い場合は、リセットスイッチの動作と同時にＣＰＵのリ
セットが行われ通常のリセット動作を行うことができ
る。
い場合は、リセットスイッチの動作と同時にＣＰＵのリ
セットが行われ通常のリセット動作を行うことができ
る。
【図１】本発明の実施形態を示すブロック図
【図２】書込み動作を行っていない場合のタイムチャー
ト
ト
【図３】書込み中のリセット動作を示すタイムチャート
【図４】従来の構成図
１ ＣＰＵ ２ ＥＥＰＲＯＭ ３ リセットスイッチ ４ ライト信号伸長回路 ５ リセット保護部 ９ アンド回路 １０ リセット信号伸長回路 Ｄ−ＦＦ１ 第１のＤフリップフロップ Ｄ−ＦＦ２ 第２のＤフリップフロップ Ｓ１ ライト信号 Ｓ２〜Ｓ８ 信号 Ｓ９ リセット信号
Claims (4)
- 【請求項１】 ＣＰＵがメモリへ書込むためのライト信
号を一定時間伸長する伸長回路と、 リセットスイッチがオンしたときの信号の前縁を検出し
て保持し、前記伸長回路の出力信号の後縁を検出してリ
セット信号をドライブするリセット保護部とを備え、 ＣＰＵがメモリに書込み中の場合には、前記リセットス
イッチがオンされても前記リセット信号をドライブせ
ず、書込みから前記一定時間経過後前記リセット信号に
より前記ＣＰＵをリセットすることを特徴とするリセッ
ト保護回路。 - 【請求項２】 請求項１に記載のリセット保護回路にお
いて、前記リセット保護部を２個のＤフリップフロップ
で構成したことを特徴とするリセット保護回路。 - 【請求項３】 請求項２に記載のリセット保護回路にお
いて、第１のＤフリップフロップは前記リセットスイッ
チがオンした時の信号“Ｌ”の立下りエッジを検出して
保持し、前記第１のＤフリップフロップの出力を第２の
Ｄフリップフロップのデータ入力端子に入力し、前記第
２のＤフリップフロップは前記伸長回路の出力信号
“Ｌ”の立上りエッジを検出して前記リセット信号を
“Ｌ”にドライブすることを特徴とするリセット保護回
路。 - 【請求項４】 請求項１〜請求項３のいずれかに記載の
リセット保護回路において、前記メモリがＥＥＰＲＯＭ
であることを特徴とするリセット保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169845A JPH1021145A (ja) | 1996-06-28 | 1996-06-28 | リセット保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169845A JPH1021145A (ja) | 1996-06-28 | 1996-06-28 | リセット保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1021145A true JPH1021145A (ja) | 1998-01-23 |
Family
ID=15894005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8169845A Pending JPH1021145A (ja) | 1996-06-28 | 1996-06-28 | リセット保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1021145A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269442A (ja) * | 2007-04-24 | 2008-11-06 | Nec Electronics Corp | リセット時のアクセス制御回路及びマイクロコンピュータ |
-
1996
- 1996-06-28 JP JP8169845A patent/JPH1021145A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008269442A (ja) * | 2007-04-24 | 2008-11-06 | Nec Electronics Corp | リセット時のアクセス制御回路及びマイクロコンピュータ |
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