JPH0540601A - アドレス生成回路 - Google Patents
アドレス生成回路Info
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- JPH0540601A JPH0540601A JP19464591A JP19464591A JPH0540601A JP H0540601 A JPH0540601 A JP H0540601A JP 19464591 A JP19464591 A JP 19464591A JP 19464591 A JP19464591 A JP 19464591A JP H0540601 A JPH0540601 A JP H0540601A
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Abstract
(57)【要約】
【構成】第１のデータ保持手段と、第２のデータ保持手
段と、第３のデータ保持手段と、加算手段と、比較手段
と、第１の選択手段と、第２の選択手段とを有する。 【効果】恒常的に使用するデータのメモリ上での書き換
え動作が不用となり、信号処理全体としての演算速度を
速めることができるという効果を有する。また恒常的デ
ータ格納用のメモリ外部のデータ保持回路が不用となる
ためハードウェアの削減がはかれるという効果を有す
る。
段と、第３のデータ保持手段と、加算手段と、比較手段
と、第１の選択手段と、第２の選択手段とを有する。 【効果】恒常的に使用するデータのメモリ上での書き換
え動作が不用となり、信号処理全体としての演算速度を
速めることができるという効果を有する。また恒常的デ
ータ格納用のメモリ外部のデータ保持回路が不用となる
ためハードウェアの削減がはかれるという効果を有す
る。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装置
のアドレス生成回路に関し、特に時系列データ処理を行
う信号処理装置のアドレス生成回路に関する。
のアドレス生成回路に関し、特に時系列データ処理を行
う信号処理装置のアドレス生成回路に関する。
【０００２】
【従来の技術】従来この種のアドレス生成回路では、デ
ィジタル信号処理装置内のデータ格納用のメモリの全て
を１つのリング・バッファとみなしてアドレスを生成す
る方式がとられていた。
ィジタル信号処理装置内のデータ格納用のメモリの全て
を１つのリング・バッファとみなしてアドレスを生成す
る方式がとられていた。
【０００３】音声データ等の時系列ディジタル・データ
処理を行う場合にはある特定の処理を各サンプリング周
期ごとに繰り返し実行しフィルタリング等の処理を行
う。この際時系列データの格納を行うメモリ領域につい
て毎周期ごとのアクセス開始アドレスを１ずつずらして
いくことにより効率的なデータ格納が行える。この様子
をＦＩＲフィルタを例に説明する。
処理を行う場合にはある特定の処理を各サンプリング周
期ごとに繰り返し実行しフィルタリング等の処理を行
う。この際時系列データの格納を行うメモリ領域につい
て毎周期ごとのアクセス開始アドレスを１ずつずらして
いくことにより効率的なデータ格納が行える。この様子
をＦＩＲフィルタを例に説明する。
【０００４】６０タップのＦＩＲフィルタのシグナル・
フローグラフを図６に示す。図中Ｚ-1は１サンプリング
周期の遅延を表す。図７は図６に示すＦＩＲフィルタ演
算を行う際のメモリマップを示す。データｘn-1 〜ｘ
n-60まではあらかじめメモリ上に書き込まれているとす
る。
フローグラフを図６に示す。図中Ｚ-1は１サンプリング
周期の遅延を表す。図７は図６に示すＦＩＲフィルタ演
算を行う際のメモリマップを示す。データｘn-1 〜ｘ
n-60まではあらかじめメモリ上に書き込まれているとす
る。
【０００５】時刻ｎにおける演算を示す。メモリからデ
ータｘn-59を読み出し、係数Ａ59をかけ合わせる。この
時アドレスを１つ進める。同様にしてデータｘn-58を読
み出し係数Ａ58とかけた後、ｘn-59×Ａ59に加算する。
ータｘn-59を読み出し、係数Ａ59をかけ合わせる。この
時アドレスを１つ進める。同様にしてデータｘn-58を読
み出し係数Ａ58とかけた後、ｘn-59×Ａ59に加算する。
【０００６】同様に順次データの読み出しと係数をかけ
合せ、加算を行う。最後に入力データｘn と係数Ａ0 の
積を加算し、同時にメモリにデータｘn を書き込んでフ
ィルタ演算を終了する。
合せ、加算を行う。最後に入力データｘn と係数Ａ0 の
積を加算し、同時にメモリにデータｘn を書き込んでフ
ィルタ演算を終了する。
【０００７】時刻ｎ＋１においては、メモリ読み出しの
開始アドレスを１進め、ｘn-58から読み出しを始め、ｘ
n-58×Ａ59，ｘn-57×Ａ58…ｘn-1 ×Ａ2 と演算を進
め、１周期前の時刻ｎにおいて書き込んだｘn を読み出
し、ｘn ×Ａ1 と演算後、ｘn+1 ×Ａ0 の演算とｘn+1
のメモリへの書き込みを行い一連の処理を終了する。例
えば６４ワードのメモリを用いて、上記の６０タップの
ＦＩＲフィルタ演算を行う際には、６４ワードのメモリ
全体を１つのリング・バッファとして用い、毎周期ごと
のアクセス開始アドレスを１つずつずらして、開始アド
レスから６０ワードをフィルタ演算用のデータ領域とし
て用いる。残りの４ワード（実際には使用する６０ワー
ドのデータのうち一番古いデータは、読み出しを終えた
後は消却できるため５ワード）分は演算途中のデータの
一時的退逃場所として、あるいは複数のサンプリング周
期にわたるデータの格納領域として使用することができ
る。
開始アドレスを１進め、ｘn-58から読み出しを始め、ｘ
n-58×Ａ59，ｘn-57×Ａ58…ｘn-1 ×Ａ2 と演算を進
め、１周期前の時刻ｎにおいて書き込んだｘn を読み出
し、ｘn ×Ａ1 と演算後、ｘn+1 ×Ａ0 の演算とｘn+1
のメモリへの書き込みを行い一連の処理を終了する。例
えば６４ワードのメモリを用いて、上記の６０タップの
ＦＩＲフィルタ演算を行う際には、６４ワードのメモリ
全体を１つのリング・バッファとして用い、毎周期ごと
のアクセス開始アドレスを１つずつずらして、開始アド
レスから６０ワードをフィルタ演算用のデータ領域とし
て用いる。残りの４ワード（実際には使用する６０ワー
ドのデータのうち一番古いデータは、読み出しを終えた
後は消却できるため５ワード）分は演算途中のデータの
一時的退逃場所として、あるいは複数のサンプリング周
期にわたるデータの格納領域として使用することができ
る。
【０００８】
【発明が解決しようとする課題】この従来のアドレス生
成回路では、毎サンプリング周期ごとにアクセス開始ア
ドレスがずれてゆき、このためフィルタ演算に使用しな
い演算途中データ等の一時的データや複数の演算周期に
わたる恒常的なデータの退逃場所として使用できるメモ
リ領域も各サンプリング周期ごとにずれてしまう。
成回路では、毎サンプリング周期ごとにアクセス開始ア
ドレスがずれてゆき、このためフィルタ演算に使用しな
い演算途中データ等の一時的データや複数の演算周期に
わたる恒常的なデータの退逃場所として使用できるメモ
リ領域も各サンプリング周期ごとにずれてしまう。
【０００９】恒常的に複数サンプリング周期使用するデ
ータをメモリ上に格納する場合には、毎周期ごとにフィ
ルタ演算に使用しない領域がずれてしまうため、各周期
とも恒常的に使用するデータを読み出し、再度書き込み
アドレスを更新し書き込むという動作が必要となり、全
体的な各周期ごとの演算処理スピードが低下するという
問題があった。
ータをメモリ上に格納する場合には、毎周期ごとにフィ
ルタ演算に使用しない領域がずれてしまうため、各周期
とも恒常的に使用するデータを読み出し、再度書き込み
アドレスを更新し書き込むという動作が必要となり、全
体的な各周期ごとの演算処理スピードが低下するという
問題があった。
【００１０】またこの問題を解決しようと外部にデータ
退逃用のレジスタ等を設ける手法も考えられるが、この
手法ではデータ格納用のメモリ領域に空きがあるにもか
かわらず恒常的に使用するであろうデータの数分、あら
かじめメモリとは別にデータ格納用のレジスタを用意し
なければならずハードウェアが増大してしまうという問
題があった。
退逃用のレジスタ等を設ける手法も考えられるが、この
手法ではデータ格納用のメモリ領域に空きがあるにもか
かわらず恒常的に使用するであろうデータの数分、あら
かじめメモリとは別にデータ格納用のレジスタを用意し
なければならずハードウェアが増大してしまうという問
題があった。
【００１１】さらに各周期ごとのフィルタ演算中、一時
的に演算途中のデータを退逃させる場合には退逃先のア
ドレスを現在アクセスしているアドレスから算出して求
める必要があり、このためアドレス生成回路の演算回路
が複雑となりハードウェアが増大するという問題があっ
た。
的に演算途中のデータを退逃させる場合には退逃先のア
ドレスを現在アクセスしているアドレスから算出して求
める必要があり、このためアドレス生成回路の演算回路
が複雑となりハードウェアが増大するという問題があっ
た。
【００１２】本発明の目的は、演算処理スピードを速め
ることが可能なアドレス生成回路を提供することにあ
る。
ることが可能なアドレス生成回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明のアドレス生成回
路は、第１のデータ保持手段，第２のデータ保持手段，
第３のデータ保持手段，加算手段，比較手段，第１の選
択手段，第２の選択手段，アドレス入力，選択指示入力
とを有す。
路は、第１のデータ保持手段，第２のデータ保持手段，
第３のデータ保持手段，加算手段，比較手段，第１の選
択手段，第２の選択手段，アドレス入力，選択指示入力
とを有す。
【００１４】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック構成図であ
る。本実施例はアドレスレジスタ１０１、下限アドレス
レジスタ１０２、上限アドレスレジスタ１０３、加算器
１０４、比較器１０５、選択回路１０６，１０７、レジ
スタ１０８およびデータ線１１１〜１１８により構成さ
れる。
る。図１は本発明の第１の実施例のブロック構成図であ
る。本実施例はアドレスレジスタ１０１、下限アドレス
レジスタ１０２、上限アドレスレジスタ１０３、加算器
１０４、比較器１０５、選択回路１０６，１０７、レジ
スタ１０８およびデータ線１１１〜１１８により構成さ
れる。
【００１５】アドレスレジスタ１０１の出力は選択回路
１０７の入力，比較器１０５の入力，加算器１０４の入
力に接続される。下限アドレスレジスタ１０２の出力は
リングバッファとして用いるメモリ領域の下限アドレス
を保持するレジスタであり、出力は選択回路１０６の入
力に接続される。
１０７の入力，比較器１０５の入力，加算器１０４の入
力に接続される。下限アドレスレジスタ１０２の出力は
リングバッファとして用いるメモリ領域の下限アドレス
を保持するレジスタであり、出力は選択回路１０６の入
力に接続される。
【００１６】上限アドレスレジスタは、リングバッファ
として用いるメモリ領域の上限アドレスを保持するレジ
スタであり、出力は比較器１０５の入力に接続される。
加算器１０４の出力は選択回路１０６の入力に接続され
る。比較器１０５の比較結果出力は選択回路１０６の選
択信号入力に接続される。選択回路１０６の出力はアド
レスレジスタ１０１の入力に接続される。選択回路１０
７の出力はメモリアドレスとして出力されるレジスタ１
０８はアドレスの増分を保持するレジスタであり、出力
は加算器１０４の入力に接続される。
として用いるメモリ領域の上限アドレスを保持するレジ
スタであり、出力は比較器１０５の入力に接続される。
加算器１０４の出力は選択回路１０６の入力に接続され
る。比較器１０５の比較結果出力は選択回路１０６の選
択信号入力に接続される。選択回路１０６の出力はアド
レスレジスタ１０１の入力に接続される。選択回路１０
７の出力はメモリアドレスとして出力されるレジスタ１
０８はアドレスの増分を保持するレジスタであり、出力
は加算器１０４の入力に接続される。
【００１７】また直接メモリ上のアドレスを指定する際
のアドレスデータはデータ線１１６より選択回路１０７
に入力され、アドレスレジスタ１０１の保持する値をメ
モリのアドレスとして出力するか、データ線１１６上の
データを選択するかを示す選択信号はデータ線１１７に
より選択回路１０７の選択信号入力に接続される。
のアドレスデータはデータ線１１６より選択回路１０７
に入力され、アドレスレジスタ１０１の保持する値をメ
モリのアドレスとして出力するか、データ線１１６上の
データを選択するかを示す選択信号はデータ線１１７に
より選択回路１０７の選択信号入力に接続される。
【００１８】信号処理におけるデータメモリアクセスの
一例を示すため図２に示すＩＩＲフィルタを用いて動作
の説明をする。メモリ上に記憶されるデータの様子は図
３に示す。
一例を示すため図２に示すＩＩＲフィルタを用いて動作
の説明をする。メモリ上に記憶されるデータの様子は図
３に示す。
【００１９】二次のＩＩＲフィルタの時刻ｎにおける入
力データをｘn ，出力データをＹn とする。時刻ｎにお
ける各データを図２（ａ）に、時刻ｎ＋１における各デ
ータを図２（ｂ）に示す。今単体のフィルタのみについ
てメモリのアクセスアドレスの動作をみると、時刻ｎで
図２に示すフィルタの演算を行う際、すでにｘn-2 ，ｘ
n ，Ｙn-2 ，Ｙn-1 のデータはメモリ上に書き込まれて
いるものとする。また、この時、アドレスレジスタ１０
１にはｋが保持されているものとし、レジスタ１０８に
は“１”が保持されているとする。
力データをｘn ，出力データをＹn とする。時刻ｎにお
ける各データを図２（ａ）に、時刻ｎ＋１における各デ
ータを図２（ｂ）に示す。今単体のフィルタのみについ
てメモリのアクセスアドレスの動作をみると、時刻ｎで
図２に示すフィルタの演算を行う際、すでにｘn-2 ，ｘ
n ，Ｙn-2 ，Ｙn-1 のデータはメモリ上に書き込まれて
いるものとする。また、この時、アドレスレジスタ１０
１にはｋが保持されているものとし、レジスタ１０８に
は“１”が保持されているとする。
【００２０】まず、ｘn-2 ×Ａ2 の演算を行うため、ｘ
n-2 のデータが記憶されているメモリアドレスを読み出
し、アドレスｋのデータを演算する。この時アドレスデ
ータの読み出し動作が行われたためアドレスレジスタ１
０１の内容は加算器１０４により１加算され、ｋ＋１が
保持される。
n-2 のデータが記憶されているメモリアドレスを読み出
し、アドレスｋのデータを演算する。この時アドレスデ
ータの読み出し動作が行われたためアドレスレジスタ１
０１の内容は加算器１０４により１加算され、ｋ＋１が
保持される。
【００２１】同様にして、ｘn-1 ×Ａ1 の演算を行うた
め、メモリアドレスｋ＋１の読み出しが行われ、アドレ
スレジスタ１０１の内容はｋ＋２となる。
め、メモリアドレスｋ＋１の読み出しが行われ、アドレ
スレジスタ１０１の内容はｋ＋２となる。
【００２２】次に、ｘn ×Ａ0 の演算が行われるが、こ
のｘn のデータはメモリ上の別の領域のアドレスｌａに
保持されているとする。ｘn を読み出すために、データ
線１１６よりアドレスｌａを入力し、また選択回路１０
７によりデータ線１１６を選択し、アドレスｌａを読み
出す。この時、アドレスレジスタ１０１のアドレスデー
タは読み出しが行われていないため、ｋ＋２を保持す
る。
のｘn のデータはメモリ上の別の領域のアドレスｌａに
保持されているとする。ｘn を読み出すために、データ
線１１６よりアドレスｌａを入力し、また選択回路１０
７によりデータ線１１６を選択し、アドレスｌａを読み
出す。この時、アドレスレジスタ１０１のアドレスデー
タは読み出しが行われていないため、ｋ＋２を保持す
る。
【００２３】次に、読み出したｘn データをフィルタ演
算領域に書き込むため、アドレスレジスタ１０１のデー
タｋ＋２を読み出し、メモリアドレスｋ＋２にｘn のデ
ータを書き込む。同様にＹn-2 ×Ｂ2 ，Ｙn-1 ×Ｂ1 の
演算を行う。この時アドレスレジスタ１０１の内容はＫ
＋５となる。
算領域に書き込むため、アドレスレジスタ１０１のデー
タｋ＋２を読み出し、メモリアドレスｋ＋２にｘn のデ
ータを書き込む。同様にＹn-2 ×Ｂ2 ，Ｙn-1 ×Ｂ1 の
演算を行う。この時アドレスレジスタ１０１の内容はＫ
＋５となる。
【００２４】フィルタの演算と全て終了したとき、この
データＹn はフィルタ演算領域とは別領域のアドレスｌ
ｂに書き込む。この時のアドレスの指定は、データｘn
を読み出す際と同様、データ線１１６よりアドレスｌｂ
を入力する事により行う。またフィルタ演算領域のアド
レスｋ＋５にもデータＹn の書き込みを行う。
データＹn はフィルタ演算領域とは別領域のアドレスｌ
ｂに書き込む。この時のアドレスの指定は、データｘn
を読み出す際と同様、データ線１１６よりアドレスｌｂ
を入力する事により行う。またフィルタ演算領域のアド
レスｋ＋５にもデータＹn の書き込みを行う。
【００２５】時刻ｎ＋１の時もアドレスレジスタ１０１
の初期値データがｋ＋１であれば時刻ｎと全く同一の操
作を行えばよく、アドレスｌａよりデータｘn+1 を読み
出し、フィルタ演算を行い、再度アドレスｌｂにデータ
Ｙn+1 を書き込み、フィルタ演算領域ｋ＋６番地にフィ
ルタ演算結果Ｙｎ＋１を書き込む。
の初期値データがｋ＋１であれば時刻ｎと全く同一の操
作を行えばよく、アドレスｌａよりデータｘn+1 を読み
出し、フィルタ演算を行い、再度アドレスｌｂにデータ
Ｙn+1 を書き込み、フィルタ演算領域ｋ＋６番地にフィ
ルタ演算結果Ｙｎ＋１を書き込む。
【００２６】次に全体の動作を説明する。メモリ全体を
図４に示す。アドレスは６ビットでメモリは６４ワード
構成とする。信号処理では図２で示した２次のＩＩＲフ
ィルタをシリアルに１０個つないだフィルタ演算のみを
行うこととする。１つのフィルタでデータを６ワード持
つため１０コのフィルタでデータ数として６０ワードの
メモリを使用する。
図４に示す。アドレスは６ビットでメモリは６４ワード
構成とする。信号処理では図２で示した２次のＩＩＲフ
ィルタをシリアルに１０個つないだフィルタ演算のみを
行うこととする。１つのフィルタでデータを６ワード持
つため１０コのフィルタでデータ数として６０ワードの
メモリを使用する。
【００２７】ここでアドレスレジスタ１０１には０が設
定され、上限アドレスレジスタ１０３には１１１０１０
(2) （５８）、下限アドレスレジスタ１０２には０００
０００(2) が設定されているとする。また入力データは
アドレス１１１０１０(2) に書き込まれ、出力データは
アドレス１１１０１１(2) に書き込むとする。
定され、上限アドレスレジスタ１０３には１１１０１０
(2) （５８）、下限アドレスレジスタ１０２には０００
０００(2) が設定されているとする。また入力データは
アドレス１１１０１０(2) に書き込まれ、出力データは
アドレス１１１０１１(2) に書き込むとする。
【００２８】時刻ｎにおいて００００００(2) 番地より
演算を開始し、１０個めのフィルタのＢ1 ×Ｙn-1 の演
算を行う際、アドレスレジスタ１０１の値は１１１０１
０(2) となっている。この時上限アドレスレジスタ１０
３に設定しているデータと一致しているため、比較器１
０５の出力はアクティブとなっている。このためアドレ
ス１１１０１０(2) の読み出しを行うとアドレスレジス
タ１０１には下限アドレスレジスタ１０２に保持される
アドレス００００００(2) が設定される。
演算を開始し、１０個めのフィルタのＢ1 ×Ｙn-1 の演
算を行う際、アドレスレジスタ１０１の値は１１１０１
０(2) となっている。この時上限アドレスレジスタ１０
３に設定しているデータと一致しているため、比較器１
０５の出力はアクティブとなっている。このためアドレ
ス１１１０１０(2) の読み出しを行うとアドレスレジス
タ１０１には下限アドレスレジスタ１０２に保持される
アドレス００００００(2) が設定される。
【００２９】最終的な演算結果は直接アドレスを指定し
て１１１１００(2) 番地に書き込まれ、さらに００００
００(2) 番地に書き込まれ、アドレスレジスタ１０１の
内容は０００００１(2) に更新され、時間ｎでの演算を
終了する。
て１１１１００(2) 番地に書き込まれ、さらに００００
００(2) 番地に書き込まれ、アドレスレジスタ１０１の
内容は０００００１(2) に更新され、時間ｎでの演算を
終了する。
【００３０】時間ｎ＋１ではアドレスレジスタ１０１の
値はすでに０００００１(2) となっているため、全て時
刻ｎと同様な操作でメモリに対するアクセスを行えばよ
く、毎回のアクセス開始アドレスが変わりメモリのアク
セスアドレスの演算を全て単なる１を加算する動作で行
うことができる。
値はすでに０００００１(2) となっているため、全て時
刻ｎと同様な操作でメモリに対するアクセスを行えばよ
く、毎回のアクセス開始アドレスが変わりメモリのアク
セスアドレスの演算を全て単なる１を加算する動作で行
うことができる。
【００３１】また、入出力データや演算途中の一時的な
データはフィルタ演算領域とは別領域で固定的なアドレ
スでアクセスできるため、どの処理時刻においても入出
力データの設定アドレスおよび一時的なデータ退逃アド
レスの固定データによる特定ができる。さらに上限アド
レスレジスタ１０３，下限アドレスレジスタ１０２の値
を書き換えることによりリングバッファ長さを任意に変
更することができる。
データはフィルタ演算領域とは別領域で固定的なアドレ
スでアクセスできるため、どの処理時刻においても入出
力データの設定アドレスおよび一時的なデータ退逃アド
レスの固定データによる特定ができる。さらに上限アド
レスレジスタ１０３，下限アドレスレジスタ１０２の値
を書き換えることによりリングバッファ長さを任意に変
更することができる。
【００３２】次に第２の実施例の説明をする。図５は本
発明の第２の実施例のブロック図である。
発明の第２の実施例のブロック図である。
【００３３】本実施例はインクリメントカウンタ７０
１、比較器７０２、上限アドレスレジスタ７０３、選択
回路７０４、データ線７１１，７１２，７１３，７１
４，７１５より構成される。インクリメントカウンタ７
０１は保持するデータの読み出しが行われるタイミング
に同期してデータを＋１するカウンタであり、さらにリ
セット入力がアクティブな時には上記タイミングに同期
して保持するデータをクリアする。
１、比較器７０２、上限アドレスレジスタ７０３、選択
回路７０４、データ線７１１，７１２，７１３，７１
４，７１５より構成される。インクリメントカウンタ７
０１は保持するデータの読み出しが行われるタイミング
に同期してデータを＋１するカウンタであり、さらにリ
セット入力がアクティブな時には上記タイミングに同期
して保持するデータをクリアする。
【００３４】出力は比較器７０２および選択回路７０４
の入力に接続される。比較器７０２の出力はインクリメ
ントカウンタ７０１のリセット入力に接続される。上限
アドレスレジスタ７０３はリングバッファ領域の上限ア
ドレスを保持するレジスタであり出力は比較器７０２の
入力に接続される。
の入力に接続される。比較器７０２の出力はインクリメ
ントカウンタ７０１のリセット入力に接続される。上限
アドレスレジスタ７０３はリングバッファ領域の上限ア
ドレスを保持するレジスタであり出力は比較器７０２の
入力に接続される。
【００３５】固定アドレスはデータ線７１３より入力さ
れ、選択回路７０４に接続される。選択信号はデータ線
７１４より選択回路７０４の選択信号入力に入力され
る。選択回路７０４の出力はアドレスデータとしてデー
タ線７１５より出力される。
れ、選択回路７０４に接続される。選択信号はデータ線
７１４より選択回路７０４の選択信号入力に入力され
る。選択回路７０４の出力はアドレスデータとしてデー
タ線７１５より出力される。
【００３６】本実施例の動作は比較器７０２の出力がア
クティブになった時にインクリメントカウンタ７０１の
保持する値がリセットされ“０”となる以外は第１の実
施例と同様である。本実施例はリングバッファの下限値
が固定されるが回路規模を減少できる効果がある。
クティブになった時にインクリメントカウンタ７０１の
保持する値がリセットされ“０”となる以外は第１の実
施例と同様である。本実施例はリングバッファの下限値
が固定されるが回路規模を減少できる効果がある。
【００３７】
【発明の効果】以上説明したように本発明は、データメ
モリ上でフィルタ演算を行うためのリングバッファを構
成する領域を上限アドレスと下限アドレスで指定し、ま
た固定的アドレス入力によるメモリアクセスを可能とし
たので恒常的に使用するデータのメモリ上での書き換え
動作が不用となり、信号処理全体としての演算速度を速
めることができるという効果を有する。
モリ上でフィルタ演算を行うためのリングバッファを構
成する領域を上限アドレスと下限アドレスで指定し、ま
た固定的アドレス入力によるメモリアクセスを可能とし
たので恒常的に使用するデータのメモリ上での書き換え
動作が不用となり、信号処理全体としての演算速度を速
めることができるという効果を有する。
【００３８】また恒常的データ格納用のメモリ外部のデ
ータ保持回路が不用となるためハードウェアの削減がは
かれるという効果を有する。
ータ保持回路が不用となるためハードウェアの削減がは
かれるという効果を有する。
【００３９】さらに、一時データ退逃用のメモリ領域の
アドレスは物理的に固定であるため、各演算周期ごと、
あるいは各周期のフィルタ演算途中のアドレスからデー
タ格納アドレスを算出するための演算回路が不用となる
ため、ハードウェアを削減できる効果がある。
アドレスは物理的に固定であるため、各演算周期ごと、
あるいは各周期のフィルタ演算途中のアドレスからデー
タ格納アドレスを算出するための演算回路が不用となる
ため、ハードウェアを削減できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】２次のＩＩＲフィルタのシグナル・フローを示
す図である。
す図である。
【図３】図２のＩＩＲフィルタ演算時のメモリマップを
示す図である。
示す図である。
【図４】第１の実施例のメモリマップを示す図である。
【図５】本発明の他の実施例のブロック図である。
【図６】ＦＩＲフィルタのシグナル・フローを示す図で
ある。
ある。
【図７】図６に示すＦＩＲフィルタ演算時のメモリマッ
プを示す図である。
プを示す図である。
１０１ アドレスレジスタ １０２ 下限アドレスレジスタ １０３，７０３ 上限アドレスレジスタ １０４ 加算器 １０５，７０２ 比較器 １０６，１０７，７０４ 選択回路 １０８ レジスタ
Claims (6)
- 【請求項１】 第１のデータ保持手段と、第２のデータ
保持手段と、第３のデータ保持手段と、加算手段と、比
較手段と、第１の選択手段と、第２の選択手段とを有
し、前記第１のデータ保持手段の入力は前記第２の選択
手段の出力に接続され、前記第１のデータ保持手段の出
力は前記加算手段の入力前記比較手段の入力および前記
第１の選択手段の入力に接続され、前記第２のデータ保
持手段の出力は前記比較手段のもう一方の入力に接続さ
れ前記第３のデータ保持手段の出力は前記第２の選択手
段の入力に接続され、前記加算手段の出力は前記第２の
選択手段のもう一方の入力に接続され、前記比較手段の
出力は前記第２の選択手段の選択信号入力に接続され、
アドレス入力は前記第１の選択手段のもう一方の入力に
接続され、選択指示入力は前記第１の選択手段の選択信
号入力に接続され、前記第１の選択手段の出力をアドレ
ス出力とすることを特徴とするアドレス生成回路。 - 【請求項２】 前記第２のデータ保持手段は前記第１の
データ保持手段の保持するデータの変化上限値を保持
し、前記第３のデータ保持手段は前記第１のデータ保持
手段の保持するデータの変化下限値を保持することを特
徴とする請求項１記載のアドレス生成回路。 - 【請求項３】 前記第２のデータ保持手段は、前記第１
のデータ保持手段の保持するデータの変化下限値を保持
し、前記第３のデータ保持手段は前記第１のデータ保持
手段の保持するデータの変化上限値を保持することを特
徴とする請求項１記載のアドレス生成回路。 - 【請求項４】 前記加算手段は入力されたデータにあら
かじめ設定された特定の値を加え出力することを特徴と
する請求項１記載のアドレス生成回路。 - 【請求項５】 前記第１のデータ保持手段，前記第２の
データ保持手段，前記第３のデータ保持手段の保持する
データは読み出し，書き込みが可能であることを特徴と
する請求項１記載のアドレス生成回路。 - 【請求項６】 前記加算手段にあらかじめ設定される前
記特定の値は複数個設定可能であることを特徴とする請
求項４記載のアドレス生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19464591A JPH0540601A (ja) | 1991-08-05 | 1991-08-05 | アドレス生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19464591A JPH0540601A (ja) | 1991-08-05 | 1991-08-05 | アドレス生成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540601A true JPH0540601A (ja) | 1993-02-19 |
Family
ID=16327960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19464591A Pending JPH0540601A (ja) | 1991-08-05 | 1991-08-05 | アドレス生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540601A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263390A (ja) * | 1988-08-30 | 1990-03-02 | Fujitsu General Ltd | 文字放送受信装置 |
| JPH02189627A (ja) * | 1989-01-18 | 1990-07-25 | Sanyo Electric Co Ltd | データメモリのアクセス回路 |
| JPH02206888A (ja) * | 1989-02-07 | 1990-08-16 | Ricoh Co Ltd | マイクロコンピュータ |
| JPH02253462A (ja) * | 1989-03-28 | 1990-10-12 | Mitsubishi Heavy Ind Ltd | データ送信用拡張リングバッファ |
-
1991
- 1991-08-05 JP JP19464591A patent/JPH0540601A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0263390A (ja) * | 1988-08-30 | 1990-03-02 | Fujitsu General Ltd | 文字放送受信装置 |
| JPH02189627A (ja) * | 1989-01-18 | 1990-07-25 | Sanyo Electric Co Ltd | データメモリのアクセス回路 |
| JPH02206888A (ja) * | 1989-02-07 | 1990-08-16 | Ricoh Co Ltd | マイクロコンピュータ |
| JPH02253462A (ja) * | 1989-03-28 | 1990-10-12 | Mitsubishi Heavy Ind Ltd | データ送信用拡張リングバッファ |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971111 |