JPH02153436A

JPH02153436A - 二重化システムにおけるアドレス配置方式

Info

Publication number: JPH02153436A
Application number: JP30720788A
Authority: JP
Inventors: Nobuyuki Terada; 寺田　信之; Masahiro Hata; 昌弘秦; Tomoharu Abe; 安部　友晴
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-12-05
Filing date: 1988-12-05
Publication date: 1990-06-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概要］内部にＣＰＵを有するシステムで、増設部を設けた場合
にその増設部をクロスしてそれぞれのＣＰＵがアクセス
できるようにした二重化システムにおけるアドレス配置
方式に関し、２つの二重化システムのソフトウェアを共用化すること
を目的とし、増設部を、バスバッファとバススイッチを介してクロス
接続し、前記バススイッチはアドレスの上位１ビットが
“０”の場合に自系の増設部を、“１°、の場合に他系
の増設部をセレクトするように構成し、ソフトウェアで
は、アドレスの上位ビットを“０”にするか“１“にす
るかで自系又は他系をアクセスするように構成する。

［産業上の利用分野］本発明は内部にＣＰＵを有するシステムで、増設部を設
けた場合にその増設部をクロスしてそれぞれのＣＰＵが
アクセスできるようにした二重化システムにおけるアド
レス配置方式に関する。

［従来の技西］第５図は基本システムの構成例を示す図である。

基本システムは、（イ）に示すようにＣＰＵＩ。

メモリ（ＭＥＭ）２．人出力制御装置（以下！１０と略
す）３及びシステムバス４とで構成されている。これら
各構成要素は、通常各構成要素毎にボード化されている
。これを実装面からみると、（ロ）に示すようなものと
なる。つまり、シェルフ１０内にそれぞれの構成要素ユ
ニットのボードが実装されている。Ｉｌｏは複数個、必
要に応じて増設できるようになっている。

ここで、Ｉｌｏの数が足りなくなった場合には、第６図
に示すように新たにシェルフを増設し、その中にＩｌｏ
を増設することが行われる。つまり、図（イ）において
増設部３０には複数個の１１０１２がバス１３を介して
接続されており、基本部２０とは、バスアダプタ５．１
１を介して接続されている。バスアダプタ５は基本部２
０に、バスアダプタ１１は増設部３０にそれぞれ設けら
れている。これを実装面から示すと（ロ）に示すような
ものとなる。増設部３０はシェルフ４０内に実装されて
おり、基本部のシェルフ１０とは接続ケーブル６を介し
て接続されている。同図では、バスアダプタ５．１１も
ボード化し、それぞれのシェルフ１０．４０に実装され
、接続ケーブル６で接続されるようになっている。

このシステムバスを拡張したシステムで、第７図に示す
ような二重化システム構成をとる場合を考える。ここで
、前述したバスアダプタをここでは、ＢＢＦ　（バスバ
ッファ）、ＢＳＷ（バススイッチ）と呼ぶことにする。

また、図中左の系をＡ系、右の系をＢ系と呼ぶことにす
る。また、ＣＰＵボードが実装されているシェルフを基
本部、増設したＩｌｏからなるシェルフを増設部と呼ぶ
ことにする。Ａ系、Ｂ系のそれぞれのＢＢＦは他系のＢ
ＳＷに接続され、両系は互いにクロス接続されている。

ここで、この二重化システムは、データの処理方法は両
系同一であるが、各１１０の接続先はＡ系、Ｂ系で別々
であり、１つの系のソフト（基本部）が故障した場合に
はその増設を他方の運用状態にある基本部が処理を接続
できるようになっている。

例えば、Ｂ系の基本部が故障した場合、故障通知が系間
通信部４１を介してＡ系のＣＰＨに通知される。この結
果、Ａ系のＣＰＵはＡ系のＢＢＦとＢ系のＢＳＷを接続
してＢ系の増設部をＡ系の基本部で制御することができ
るようになる。

［発明が解決しようとする課８］このような二重化システムにおいては、各県のＣＰＵの
Ｉ１０領域には基本部子自系増設！１０＋他系増設置１
０の分だけの領域を必要とするが、その時そのＩ１０ア
ドレス領域を単純に割り付けていくとＡ系とＢ系で同一
のソフトウェア（以下ソフトと略す）が使えないという
問題が発生する。

例えば、第８図に示すように増設部のＩｌｏにアドレス
を割り付けたものとする。Ａ系のソフトは、自己の系の
増設部１０の１番目（ＩｌｏＡＩ）をアクセスする時は
アドレス２０Ｈ（Ｈは１６進を示す）であるのに対し、
Ｂ系のソフトは自己の系の増設部１０の１番目（１１０
ＢＩ）をアクセスする時はアドレス２０Ｈではなく２１
Ｈをアクセスしなければならないという具合である。

本発明はこのような課題に鑑みてなされたものであって
、２つの二重化システムのソフトウェアを共用化するこ
とができる二重化システムにおけるアドレス配置方式を
提供することを目的としている。

［課題を解決するための手段］第１図は本発明の原理ブロック図である。第８図と同一
のものは、同一の符号を付して示す。図において、Ａ系
、Ｂ系のそれぞれが基本部２ｏと増設部３０をもち、そ
れぞれの系のバススイッチＢＳＷには両方の系のバスバ
ッファＢＢＦが接続されると共に、両方の系のアドレス
の上位ビット１ビットが入っている。ここで、この上位
ビットとしては実際の制御に用いていない余ったビット
が用いられる。図ではＩｌｏを各２台しか示していない
が！１０の数は任意でよい。

［作用］Ａ系、Ｂ系のそれぞれのＢＳＷは、１０”となるアドレ
ス上位ビットを受けると自己の系のＩｌｏと判断し自己
の系のＩｌｏと接続する。これに対し、′１”となるア
ドレス上位ビットを受けると相手方の系のＩｌｏと判断
し、相手方のＩｌｏと接続する。例えば、Ａ系を例にと
ると、アドレス上位ビット“０″が入った時には自己の
系のｌ１０１、ｌ１０２と接続し、アドレス上位ビット
“１“が入った時には相手方のｌ１０１．ｌ１０２と接
続する。アドレス上位ビットを“０“とするか“１”と
するかはソフトで決める。

第２図は本発明に係るアドレスの割り振りを示す図であ
る。アドレスの上位ビット（ここではＭＳＢ）を前記ア
ドレス上位ビットとして用い、下位ビットを図（イ）に
示すように自系増設時又は他系増設時のＩ１０アドレス
として用いる。プログラム領域Ｐは基本部の他に自系増
設部と他系増設部等より構成されている。ＭＳＢが１”
の時にはプログラム領域の他系増設部が、“０”の時に
は自系増設部がセレクトされる。

図（ロ）にはプログラム領域Ｐの詳細構成を示す。他系
増設部のアドレス８０２０Ｈ番地には他系のｌ１０１が
、８０３０Ｈ番地にはｌ１０２が設定されている。一方
、自系増設部のアドレス００２０Ｈ番地には自系のｌ１
０１が、００３０Ｈ番地には自系のｌ１０２が設定され
ている。従って、ソフト上で自系１１０をセレクトする
場合はＭＳＢを“０″に、他系１１０をセレクトする場
合にはＭＳＢを′１″に設定するようにすれば、それ以
外のソフトは全て共用化することができることになる。

［実施例］以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。Ａ
系において、ＩＡはＣＰＵ、２Ａはメモリ、７ＡはＢＢ
Ｆ、８ＡはＢＳＷ、１２ＡはＩｌｏである。Ｂ系につい
ても同様の構成となっている。４１は第７図について説
明したように、一方の基本部（特にＣＰＵ）に故障が発
生した時にそのことを通知する系間通信部である。両系
のＢＳＷは３ステートバッファＧｌ、Ｇ２　（いずれも
コマンド信号のバッファ）で構成されている。

ＢＢＦ７Ａの出力はＢＳＷ８ＡのバッファＧ２とＢＳＷ
８ＢのバッファＧ１に接続され、ＢＢＦ７Ｂの出力はＢ
ＳＷ８ＢのバッファＧ２とＢＳＷ８ＡのバッファＧ１に
接続されている。

Ａ系のアドレスビットのＭＳＢ（ここではアドレスビッ
トとして１６ビットが用いられ、そのＭＳＢはＡ１５と
なる）Ａ１５ビットの反転信号は自系ゲートＧ２の制御
信号として用いられ、Ａ１５ビット信号は他系（Ｂ系）
のゲートＧ１の制御信号として用いられる。Ｂ系のアド
レスビットのＭＳＢＡ１５ビットの反転信号は自系ゲー
トＧ２の制御信号として用いられ、Ａ１５ビット信号は
他系（Ａ系）のゲートＧ１の制御信号として用いられる
。そして、両系のゲートＧｌ、Ｇ２出力は共通接続され
、Ｉｌｏが接続されるバスに接続されている。このよう
に構成された回路の動作を説明すれば、以下のとおりで
ある。

今、両方の系が正常動作しているものとする。

この時のＡ系の動作について説明する。Ａ系のＡ１ラビ
ットを“０“にすると、自系のコマンド信号のバッファ
Ｇ２がイネーブルになると共に、他系のコマンド信号の
バッファＧ１はディスエーブルになる。これにより、常
に自系のＩｌｏがセレクトされることになる。次にＡ系
のＡ１５ビットを“１”にすると自系のバッファＧ２は
ディスエーブルになり、他系のバッファＧ１がイネーブ
ルになる。この場合には、Ａ系のＣＰＵはＢ系の増設部
１０をアクセスすることができる。この間の事情はＢ系
についても全く同様である。このように、本発明によれ
ば、Ａ系のソフトもＢ系のソフトも自系の増設部１０を
アクセスする時にはＡ１５ビットを“０°に、他系の増
設部１０をアクセスする時にはＡ１５ビットを１１１１
１にする操作を行うだけでよく、それぞれの系のソフト
は同一にすることができる。従って、本発明によればソ
フト開発に要する工数を大幅に削減することができる。

なお、ここで他系につながるデータバス及びアドレスバ
スは、基本部が両系とも正常運行中はディスエーブルさ
れており、故障が発生した方の系からの通知を系間通信
部４１を介して受けた正常な系のソフトは、第４図に示
すような他系接続コマンドレジスタ４２にコマンドをセ
ットすることにより、他系へのアドレスバス、データパ
スノイネーブルを行う。第４図の場合は、Ａ系の基本部
に故障が発生し、Ａ系の増設部をＢ系のＣＰＵで制御す
る場合を示している。

上述の説明では、アドレス１６ビットの場合を例にとっ
たが、これに限るものではなく任意のピッ数を持つ系に
適用してよいことは勿論である。

［発明の効果］以上、詳細に説明したように、本発明によれば２つの系
に用いるソフトを共用化することができ、ソフト作成の
工数を削減することができ、またシステムの管理及びメ
ンテナンスが容易になる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明に係るアドレスの割り振りを示す図、第３図は本発明の一実施例を示す構成ブロック図、第４図は他系接続コマンドレジスタの説明図、第５図は
基本システムの構成例を示す図、第６図は増設部を設け
たシステムの構成例を示す図、第７図は二重化システムの構成例を示す図、第８図はＩ
ｌｏのアドレス割り付は状態を示す図である。第１図において、２０は基本部、３０は増設部、ＢＢＦはバスバッファ、ＢＳＷはバススイッチである。筒３区第７図

Claims

【特許請求の範囲】基本部（２０）と増設部（３０）を持つ二重化システム
において、増設部（３０）を、バスバッファ（ＢＢＦ）とバススイ
ッチ（ＢＳＷ）を介してクロス接続し、前記バススイッ
チ（ＢＳＷ）はアドレスの上位１ビットが“０”の場合
に自系の増設部（３０）を、“１”の場合に他系の増設
部（３０）をセレクトするように構成し、ソフトウェアでは、アドレスの上位ビットを“０”にす
るか“１”にするかで自系又は他系をアクセスするよう
に構成したことを特徴とする二重化システムにおけるア
ドレス配置方式。