JPH03262070A - マルチプロセッサシステムの構成制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 複数のプロセッサエレメントとこれらのプロセッサエレ
メントが共有するシステム記憶装置とから構成されるＳ
ＣＭＰシステムにおけるシステムの構成制御方式に関し
。

高信頼性システムである１系統のＳＣＭＰシステムから
、複数系統の高信頼なＳＣＭＰシステムの構築も可能に
することを目的とし。

システム記憶装置の記憶領域が複数のセグメントに分割
され、各装置間の接続状態を保持する構成制御レジスタ
が該システム記憶装置のセグメント単位に接続状態を保
持するように構成され、プロセッサエレメントからシス
テム記憶装置へのアクセスの許可制御が該セグメント単
位に行われるように構成され、プロセッサエレメントの
少な（とも一つから構成されるシステムは、各記憶装置
について、それらの記憶装置が有するセグメントの何れ
か一つを用いて、二重化されたメモリアクセスを行い、
かつ他のシステムとセグメントを共用しないように構成
される。

［産業上の利用分野］ 本発明は複数のプロセッサエレメントとこれらのプロセ
ッサエレメントが共有するシステム記憶装置とから構成
されるマルチプロセッサシステム（Ｓ　ＣＭ　Ｐ　：　
Ｓｙｓｔｅｍ　Ｃｏｕｐｌｅｄ　Ｍｕｌｔｉ　Ｐｒｏｃ
ｅｓｓｏｒ。

以下、ＳＣＭＰシステムと称する）におけるシステムの
構成制御方式に関する。

ＳＣＭＰシステムにおいては、それぞれの用途に応じた
種々の形態のシステムを柔軟に構築できることか要求さ
れており、特に高信頼性システムの構築が可能であるこ
とが必要とされている。

［従来の技術］ 第６図には従来のＳＣＭＰシステムの構成例が示される
。この従来例は１系統のシステムについて示したもので
ある。図において、２ａ〜２ｄはプロセッサエレメント
（Ｐ　Ｅ　：　Ｐｒｏｃｅｓｓｏｒ　Ｅｌｅ−ｍｅｎｔ
）であり、各プロセッサエレメント２ａ〜２ｄは中央処
理装置、チャネルデータ転送を制御するチャネル処理装
置、主記憶装置、中央処理装置の主配憶アクセスとチャ
ネル処理装置とのインタフェースを制御する主記憶制御
装置等から構成されている。なお、このプロセッサエレ
メント２ａ〜２ｄはクラスタとも称される。

３Ａ、３Ｂはシステム記憶装置（ＳＳＵ：Ｓｙｓｔｅｍ
　Ｓｔｏｒｅｇｅ　Ｕｎｉｔ　）であり、各プロセッサ
エレメント２ａ〜２ｄに共有されるようになっている。

このＳＣＭＰシステムでは、各システム記憶装置３Ａ、
３Ｂは第７図に示されるような構成制御レジスタＣＦＲ
（Ａ）、ＣＦＲ（Ｂ）をそれぞれ持っており、また各プ
ロセッサエレメント２ａ〜２ｄは第８図に示されるよう
な構成制御レジスタＣＦＲ■〜ＣＦＲ■をそれぞれ持っ
ている。これらの構成制御レジスタは装置間の接続状態
を示すためのものであり、接続状態で°゛１”のビット
が、未接続状態で“Ｏ”のビットがセットされるように
なっている。

例えば、第７図に示されるシステム配憶装置３Ａ、３Ｂ
側の構成制御レジスタＣＦＲ（Ａ）、ＣＦＲ（Ｂ）は、
４つのビットＢＯ−Ｂ３から構成され、各ビットＢＯ〜
Ｂ３は当該システム記憶装置と各プロセッサエレメント
２ａ〜２ｄ間の接続状態を示す。すなわちビットＢＯは
プロセッサエレメント２ａ間の、ビットＢ１はプロセッ
サエレメント２ｂ間の、ビットＢ２はプロセッサエレメ
ント２０間の、および、ビットＢ３はプロセッサエレメ
ント２ｄ間の接続状態をそれぞれ示している。

また第８図に示されるプロセッサエレメント２ａ〜２ｄ
側の構成制御レジスタＣＦＲ■〜ＣＦＲ■は、当該プロ
セッサエレメントとシステム記憶装置３Ａ、３Ｂ間の接
続状態を示すものであって、２ビツトからなり、ビット
ＢＯはシステム記憶装置３Ａとの、またビットＢ１はシ
ステム記憶装置３Ｂとの接続状態をそれぞれ示している
。

このＳＣＭＰシステムでは、物理的に存在する各構成単
位と上述の構成制御レジスタの設定値によって、最小構
成から最大構成までの任意のシステムを構築できるもの
である。

例えば第７図および第８図に示されるようにシステム内
の構成制御レジスタＣＦＨのビットを全て°゛ｌ”に設
定すると、ＳＣＭＰシステムのシステム構成は第６図に
示されるようなものになる。

このシステムでは、システム記憶装置３Ａ、３Ｂにシス
テム内の全てのプロセッサエレメント２ａ〜２ｄがそれ
ぞれ接続された状態となる。

またＳＣＭＰシステムにおける各プロセッサエレメント
２ａ〜２ｄは、それぞれアドレスレジスタ　Ｆ　　Ｓ　
Ａ　　Ｒ（Ｆｌｏａｔｉｎｇ　　　Ｓ　　Ｓ　　Ｕ　　
　Ａｄｄｒｅｓｓ　　Ｒｅｇｉｓｔｏｒ）と、アクセス
起動回路を備えている。

アドレスレジスタＦＳＡＲ（Ａ）、ＦＳＡＲ（Ｂ）はシ
ステム記憶装置３Ａ、３Ｂにそれぞれ一つずつ対応させ
て、各プロセッサエレメント２ａ〜２ｄがそれぞれ別々
に持っているものであり、第９図に示されるような構成
となっている。

すなわち対応するシステム記憶装置の先頭アドレスと、
記憶容量ＣＡＰを保有している。先頭アドレスから始ま
って容９４　ＣＡ　Ｐ分のアドレス上連続する空間が対
応するシステム記憶装置の記憶領域となる。ここでシス
テム記憶装置３Ａと３Ｂでは、記憶領域が重ならないよ
うに先頭アドレスが設定される。

第１０図には各プロセッサエレメント２ａ〜２ｄにそれ
ぞれ備えられたアクセス起動回路の構成例が示される。

第１０図にはプロセッサエレメント２ａについてのアク
セス起動回路が例として示されている。

第１０図において、２０１と２０２は比較器であり、比
較器２０１にはアドレスレジスタＦＳＡＲ（Ａ）から得
られたシステム記憶装置３Ａの記憶領域信号とプロセッ
サエレメント内の中央処理装置からのアクセス要求アド
レスＡＤＤＲが入力され、一方、比較器２０２にはアド
レスレジスタＦＳＡＲ（Ｂ）から得られたシステム記憶
装置３Ｂの記憶領域信号と上述のアクセス要求アドレス
ＡＤＤＲが入力されている。

比較器２０１，２０２は中央処理装置からのアクセス要
求アドレスＡＤＤＲが各システム記憶装置３Ａ、３Ｂに
設定された記憶領域に存在しているか否かをそれぞれ判
断するものであって、その比較結果の出力信号はそれぞ
れＡＮＤ回路２０３．２０４に出力される。

ＡＮＤ回路２０３には、上述の比較器２０１からの出力
信号の他に、システム記憶装置３Ａがアクセス可能状態
にあるか否かを示すイネーブル信号ＥＮＡ　（Ａ）と、
プロセッサエレメント２ａの持つ構成制御レジスタＣＦ
Ｒ＠内のシステム記憶装置３Ａ対応のビットＢＯが入力
されている。これにより中央処理装置からのアクセス要
求アドレスＡＤＤＲが規定の記憶領域に入っているか否
かの他に、対応する構成制御レジスタのビットＢＯがオ
ンであり、かつシステム記憶装置３Ａがアクセス可能状
態であることがチエツクされる。これらの条件を満たし
た時には、システム記憶装置３Ａに対するアクセス起動
要求信号ＲＥＱ　（Ａ）が出力される。

同様にＡＮＤ回路２０４には、比較器２０２からの出力
信号の他に、システム記憶装置３Ｂのアクセス可能状態
を示すイネーブル信号ＥＮＡ（Ｂ）と、構成制御レジス
タＣＦＲ■内のシステム記憶装置３Ｂ対応のビットＢ１
が入力され、これによりアクセス要求アドレスＡＤＤＲ
が規定の記憶領域に入っており、対応する構成制御レジ
スタのビットＢ１がオンであり、かつシステム記憶装置
３Ｂがアクセス可能状態であることがチエツクされ、こ
れらの条件を満たした時にはシステム記憶装置３Ｂに対
するアクセス起動要求信号ＲＥＱ　（Ｂ）が出力される
。

ＡＮＤ回路２０５にはこれらＡＮＤ回路２０３．２０４
の反転出力信号が入力信号として導かれており、ＡＮＤ
回路２０３，２０４の判定によりアクセスが起動できな
い場合にはアドレス例外ＡＥＸが中央処理装置に送られ
、このアドレス例外ＡＥＸはプログラム割込みとして中
央処理装置のプログラムに報告される。

［発明が解決しようとする課題］ ＳＣＭＰシステムへの要件の一つとして高信頼性がある
。高信頼性であるためには、システムの中で一つの構成
単位が例えばハードウェアの破損などの障害のための動
作不能となっても、システム全体としては運用の継続が
求められる。

ＳＣＭＰシステムを前述の第６図のようなシステム構成
とした場合には、同一構成単位の全てが２つ以上存在す
ることになり、完全に二重化構成となっている。したが
って、システム内のどの構成単位が障害によってシステ
ムから切り離されたとしても、運用の継続が可能である
ので、かがるシステム構成は高信頼性システムである。

一方、この第６図に示されるような高信頼性システムで
ある１系統のＳＣＭＰシステムを用いて２系統のＳＣＭ
Ｐシステム＃Ｏ，＃１を構築しようとした場合には、第
１１図のようなシステム構成する必要がある。この場合
のシステム記憶装置３Ａ、３Ｂ側の構成制御レジスタＣ
ＦＲ（Ａ）。

ＣＦＲ（Ｂ）の設定値が第１２図に、またプロセッサエ
レメント２ａ〜２ｄの構成制御レジスタＣＦＲ■〜ＣＦ
Ｒ■の設定値が第１３図にそれぞれ示される。

この場合、ＳＣＭＰシステム＃Ｏはシステム記憶装置３
Ａとそれに接続されたプロセッサエレメント２ａ、２ｂ
からなり、一方、ＳＣＭＰシステム＃１はシステム記憶
装置３Ｂとそれに接続されたプロセッサエレメント２ｃ
、２ｄからなり、ＳＣＭＰシステム＃Ｏ，９１間の接続
はできなくなる。

このように第１１図のＳＣＭＰシステムの構成では、各
系統＃Ｏ，＃１における構成単位であるシステム記憶装
置力月台となるので、二重化構成ではなくなり、したが
って高信頼化システムとならない。

この第１１図のＳＣＭＰシステムを高信頼化システムと
するためには、ＳＣＭＰシステム＃Ｏ９＃１のそれぞれ
において、システム記憶装置の台数を２以上に増やす必
要があるが、このことはコストの増大を招き、またシス
テム記憶装置とプロセッサエレメント間の信号線の距離
が遠（なって性能低下を招くといった問題が生じる。

本発明は上述の事情に鑑みてなされたものであり、その
目的とするところは、高信頼性システムである１系統の
ＳＣＭＰシステムから、複数系統の高信頼なＳＣＭＰシ
ステムの構築も可能にすることにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るマルチプロセッサシステムの構成制御方式
は、複数のプロセッサエレメント５３〜５６と、これら
のプロセッサエレメント５３〜５６が共有するシステム
配憶装置５１．５２とを含み構成されるマルチプロセッ
サシステムにおいて、システム記憶装置５１．５２の記
憶領域が複数のセグメント５ＥＧＯ，５ＥＧＩに分割さ
れ。

各装置間の接続状態を保持する構成制御レジスタがシス
テム記憶装置５１．５２のセグメント単位に接続状態を
保持するように構成され、プロセッサエレメント５３〜
５６からシステム記憶装置５１．５２へのアクセスの許
可制御がセグメント単位に行われるように構成され、プ
ロセッサエレメント５３〜５６の少なくとも一つから構
成されるシステムは、各記憶装置５１．５２について、
それらの記憶装置が有するセグメントの何れか一つを用
いて、二重化されたメモリアクセスを行い。

かつ他のシステムとセグメントを共用しないように構成
される。

［作用］ システム記憶装置５１．５２の記憶領域を複数のセグメ
ント５ＥＧＯ，５ＥＧＩに分割し、各システム記憶装置
５１．５２はこのセグメント５ＥＧｏ、５ＥＧＩを、構
築しようとする複数系統のシステムに対してそれぞれ割
り当てる。そして。

構成制御レジスタによる各装置間接続の管理をこのセグ
メント単位に行い、またプロセッサエレメント５３〜５
６からのシステム配・ｌ装置へのアクセスの許可もセグ
メント単位に行う。これにより、構築された複数系統の
システムには、それぞれシステム記憶装置が２以上存在
するようになり、高信頼化を図ることができる。

［実施例］ 以下９図面を参照して本発明の詳細な説明する。

第２図には９本発明の一実施例としての構成制御方式に
より構築されたＳＣＭＰシステムが示される。図示の如
く、この実施例では２系統のＳＣＭＰシステム＃Ｏ，＃
１が構築されており、各システム記憶装置３Ａ、３Ｂの
記憶領域はそれぞれ二つのセグメントＳＥＧ◎、■に分
割されている。

この実施例システムにおけるシステム記憶装置３Ａ、３
Ｂ側の構成制御レジスタＣＦＲ（Ａ）とＣＦＲ（Ｂ）の
例が第３図に、またプロセッサエレメント２ａ〜２ｄ側
の構成制御レジスタＣＦＲ■〜ＣＦＲ■の例が第４図に
示される。図からも明らかなように、システム記憶装置
側の構成制御レジスタＣＦＲ（Ａ）、ＣＦＲ（Ｂ）は従
来の４ビツトから８ビツトに、またプロセッサエレメン
ト側の構成制御レジスタＣＦＲ■〜ＣＦＲ■は従来の２
ビツトから４ビツトにそれぞれ増加されており、構成制
御レジスタによる制御単位がシステム記憶装置内のセグ
メントＳＥＧ＠、■単位となっている。

すなわち、第３図において、システム記憶装置３Ａ、３
Ｂ側の構成制御レジスタＣＦＲ（Ａ）。

ＣＦＲ（Ｂ）は、そのビットＢＯとＢ１がプロセッサエ
レメント２ａに、ビットＢ２とＢ３がプロセッサエレメ
ント２ｂに、ビットＢ４とＢ５がプロセッサエレメント
２Ｃに、ビットＢ６と８７がプロセッサエレメント２ｄ
にそれぞれ対応しでおり、このうちＢＯ，Ｂ２．Ｂ４．
Ｂ６がそれぞれシステム記憶装置内のセグメントＳＥＧ
＠に。

またＢｌ、Ｂ３．Ｂ５．Ｂ７がそれぞれセグメントＳＥ
Ｇ■に対応するようになっており、それによりシステム
記憶装置の各セグメント５ＥＧＯ。

ＳＥＧ■とプロセッサエレメント２ａ〜２ｄ間の接続状
態を示すようになっている。

また、第４図において、プロセッサエレメント２ａ〜２
ｄ側の構成制御レジスタＣＦＲ■〜ＣＦＲ■は、そのビ
ットＢＯとＢｌがシステム記憶装置３Ａに、またビット
Ｂ２とＢ３がシステム記憶装置３Ｂにそれぞれ対応し、
そのうちビットＢＯ，Ｂ２がシステム記憶装置内のセグ
メント５ＥＧＯに、ビットＢ１．Ｂ３がセグメントＳＥ
Ｇ■に対応してプロセッサエレメントと各システム記憶
装置３Ａ、３ＢのセグメントＳＥＧ＠、ＳＥＧ■間の接
続状態を示すようになっている。

そして、各構成制御レジスタＣＦＨのビットを第３図お
よび第４図に示されるように設定した場合、それぞれの
システム記憶装置３Ａ、３Ｂは。

二つの異なるＳＣＭＰシステム＃Ｏ，＃ｌに共用される
ことになるが、システム記憶装置３Ａ、３Ｂ中で使用さ
れる物理的記憶領域はそれぞれのＳＣＭＰシステム＃Ｏ
，Ｂ１で独立となっている。

すなわち、ＳＣＭＰシステム＃０については。

プロセッサエレメント２ａと２ｂがシステム記憶装置３
ＡのセグメントＳＥＧ＠とシステム記憶装置３Ｂのセグ
メントＳＥＧ■に接続されている。

一方、ＳＣＭＰシステム＃１については、プロセッサエ
レメント２ｃと２ｄがシステム記憶装置３Ａのセグメン
トＳＥＧ■とシステム記憶装置３ＢのセグメントＳＥＧ
■に接続されている。

このように、ＳＣＭＰシステム＃Ｏ，Ｂ１のそれぞれに
は、システム記憶装置としてシステム配憶装置３Ａ、３
Ｂの両方が存在し、プロセッサエレメントも含めて完全
な二重化構成となっている。

この実施例システムにおけるプロセッサエレメント２ａ
〜２ｄ側のアクセス起動回路の構成は前述の第１Ｏ図に
示したものと同様である。

方、システム記憶装置３Ａ、３Ｂ側には第５図に示され
る構成のアクセス受信回路がそれぞれ追加される。この
第５図の例のアクセス受信回路はシステム記憶装置３Ａ
においてプロセッサエレメント２ａからのアクセス起動
要求ＲＥＱ　（Ａ）を受信するためのものであり、各シ
ステム記憶装置３Ａ、３Ｂには、各プロセッサエレメン
ト２ａ〜２ｄ対応に同様なアクセス受信回路が設けられ
ているものである。よってこの実施例では各システム記
憶装置３Ａ、３Ｂはそれぞれ４つのアクセス受信回路を
持つことになる。

第５図において、ＡＤＤＲＮはアクセス起動中に必要と
なるシステム記憶装置の記憶領域を指定するアクセス要
求アドレスＡＤＤＲ中の１ビツトであり、このビットは
セグメントＳＥＧ＠とＳＥＧ■のどちらであるかを指定
するものである。このＡＤＤＲＮ信号は論理回路３４に
入力され、この論理回路３４は入力信号の反転出力と非
反転出力を出力する。

ＡＮＤ回路３１には、プロセッサエレメント２ａが有効
状態であることを示すイネーブル信号ＥＮＡ＠と、プロ
セッサエレメント２ａからのアクセス起動要求信号ＲＥ
Ｑ　（Ａ）と、システム記憶装置３Ａ側の構成制御レジ
スタＣＦＲ（Ａ）のビットＢＯと、論理回路３４の反転
出力が人力される。一方、ＡＮＤ回路３２には、上述の
イネーブル信号ＥＮＡ■と、アクセス起動要求ＲＥＱ（
Ａ）と、構成制御レジスタＣＦＲ（Ａ）のビットＢ１と
、論理回路３４の非反転出力が入力される。

これらＡＮＤ回路３１．３２の出力信号はＯＲ回路３３
に入力され、このＯＲ回路３３からはアクセス要求を受
は付けることを意味する“１”の要求有効信号ＶＡＬが
出力される。

この第５図のアクセス受信回路では、プロセッサエレメ
ント２ａからアクセス起動要求信号ＲＥＱ　（Ａ）が入
力された時、このプロセッサエレメント２ａに対して自
分のセグメントＳＥＧ＠またはＳＥＧ■が割り当てられ
ているか否かをＡＮＤ回路３１または３２で構成制御レ
ジスタＣＦＲ（Ａ）の内容と照合することで判定し、そ
の判定の結果が肯定であれば、ＯＲ回路３３を介してア
クセス要求有効信号ＶＡＬを出力して、プロセッサエレ
メント２ａからのアクセスを許可する。

ＳＣＭＰシステム＃０は、システム記憶装置３Ａのセグ
メントＳＥＧ＠とシステム記憶装置３ＢのセグメントＳ
ＥＧ■と使用し、メモリ二重化を実現している。ＳＣＭ
Ｐシステム＃１はシステム記憶装置３ＡのセグメントＳ
ＥＧ■とシステム記憶装置３Ｂのセグメント■を使用し
、メモリ二重化を実現している。すなわち、いずれかの
システム記憶装置が例えばＳＳＵ制御部の故障等により
運用できない場合でも、二つのシステム記憶装置にまた
がるようにシステムの二重化が構成されているので、故
障以降においても１両システムは処理を続行することが
可能である。

本発明の実施にあたっては種々の変形形態が可能である
。例えば上述の実施例では、２系統のシステムにおける
プロセッサエレメントとシステム記憶装置の組合せを第
２図図示の如（にしたが。

本発明はこれに限られるものではなく、用途および障害
に対する対応から種々の組合せが考えられ、構成制御レ
ジスタＣＦＨの設定値を適宜変えることで９種々の形態
のシステムを容易に構築することが可能である。またプ
ロセッサエレメント、あるいはシステム記憶装置の数も
実施例のものに限定されるものではない。

［発明の効果］ 以上説明したように９本発明によれば、高信頼性システ
ムである１系統のＳＣＭＰシステムから、複数系統の高
信頼なＳＣＭＰシステムを構築することが可能となる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図。 第２図は本発明の一実施例としての構成制御方式により
構築されたＳＣＭＰシステムを示すブロック図。 第３図は実施例システムにおけるシステム記憶装置側の
構成制御レジスタの構成例を示す図。 第４図は実施例システムにおけるプロセッサエレメント
側の構成制御レジスタの例を示す図。 第５図は実施例システムにおけるシステム記憶装置側に
設けられたアクセス受信回路の構成例を示す図。 第６図は従来の高信頼性システムであるＳＣＭＰシステ
ムの構成例を示す図。 第７図は従来システムにおけるシステム記憶装置側の構
成制御レジスタの構成例を示す図。 第８図は従来システムにおけるプロセッサエレメント側
の構成制御レジスタの構成例を示す図。 第９図は従来システムのプロセッサエレメントに設けら
れたＦＳＡＲレジスタの構成例を示す図。 第１０図は従来システムにおけるプロセッサエレメント
側に設けられたアクセス起動回路の構成例を示すブロッ
ク図。 第１１図は第６図のＳＣＭＰシステムから従来方式によ
り２系統のＳＣＭＰシステムを構築した例を示す図。 第１２図は第１１図システムを構築する場合のシステム
記憶装置側の構成制御レジスタの設定例を示す図、およ
び。 第１３図は第１１図システムを構築する場合のプロセッ
サエレメント側の構成制御レジスタの設定例を示す図で
ある。 図において。 ＃０．＃１・・−３ＣＭＰシステム ２ａ〜２ｄ・・・プロセッサエレメント３Ａ、３Ｂ−−
・システム記憶装置 ３１．３２，２０３，２０４，２０５ ・・・ＡＮＤ回路 ３３・・・ＯＲ回路 ２１０．２１２−・・比較器 ＣＦＲ（Ａ）、ＣＦＲ（Ｂ） ・・・システム記憶装置３Ａ、３Ｂ側の構成制御レジス
タ ＣＦＲ■〜ＣＦＲ＠ ・・−プロセッサエレメント２ａ〜２ｄ側の構成制御レ
ジスタ ５１：　システム名己ノ慮、Ｕ ５２ニジステ１．、、言亡ノ洗４灸」【プロｆｆ１−ｙ
リエしメジトイ貫ＩＩの第４成制御レジ゛又ダの爽亀４
列第４図 １シ又テへ １システム 木兇明１てイ系ろ滑、理説明図 第１図 アク上人受信回路の突施伜１ 第５図 ＦＳＡＲ（Ａ） 先負アトしス　　ＣＡＰ ＦＳＡＲ レジスタの イ列 第９ 図 アクで又起動回路の＃％−成梢１ ＳＣＭＰシ又テムのｔ来イ列（２！／又テへ）第１１図 システム翫禮、オ（Ｊ［４１１の１（、成、セ１１１９
１ジ又夕の疫ｊ１功１（２システム対たー）第１２図

Claims (1)

1. 【特許請求の範囲】 １、複数のプロセッサエレメント（５３〜５６）と、こ
   れらのプロセッサエレメント（５３〜５６）が共有する
   システム記憶装置（５１、５２）を含み構成されるマル
   チプロセッサシステムにおいて。 該システム記憶装置（５１、５２）の記憶領域が複数の
   セグメント（ＳＥＧ０、ＳＥＧ１）に分割され、 各装置間の接続状態を保持する構成制御レジスタが該シ
   ステム記憶装置（５１、５２）のセグメント単位に接続
   状態を保持するように構成され、 該プロセッサエレメント（５３〜５６）から該システム
   記憶装置（５１、５２）へのアクセスの許可制御が該セ
   グメント単位に行われるように構成され、 該プロセッサエレメント（５３〜５６）の少なくとも一
   つから構成されるシステムは、各記憶装置（５１、５２
   ）について、それらの記憶装置が有するセグメントの何
   れか一つを用いて、二重化されたメモリアクセスを行い
   、かつ他のシステムとセグメントを共用しないように構
   成された構成制御方式。