JPH0488549A - マルチプロセッサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマルチプロセッサ回路に関し、特にマルチプロ
セッサの共通バス及び共通メモリの構成に関する。

〔従来の技術］ 従来、この種のマルチプロセッサ回路は、第２図に示す
ように１本の共通バス４に複数のプロセッサ１および共
通メモリ２が接続され、かつこの共通バス４にはインタ
ーフェース回路５を介して外部バス６が接続された構成
となっている。

複数のプロセッサ１は各々独自のプログラムを持って所
要の処理を実行し、全てのプロセッサ１に共通な情報は
共通メモリ２に記憶され、全てのプロセッサ１からのア
クセスが可能となっている。

〔発明が解決しようとする課題］ 上述した従来のマルチプロセッサ回路は、共通バスが１
本のため、このバスに接続している複数のプロセッサ１
．共通メモリ２．インターフェース回路５において、共
通バス４と接続しているゲートの出力が論理“１″また
は°°０゛°に固定されるような障害が発生すると、マ
ルチプロセッサ１共通メモリ２およびインターフェース
回路５の相互間のデータ転送が不可能となり、マルチプ
ロセッサとしての動作ができなくなり、システムが停止
されるという問題が生じる。

またプロセッサ１の数が多くなると共通バス４の使用頻
度が多くなり、バスの競合が増加してシステムの処理能
力が低下するという問題がある。

本発明の目的は、システムの停止、処理能力の低下を防
止したマルチプロセッサ回路を提供することにある。

〔課題を解決するための手段］ 本発明のマルチプロセッサ回路は、複数の第１のプロセ
ッサと第１の共通メモリとを第１の共通バスに接続し、
この第１の共通バスを第１のインターフェース回路を介
して外部バスに接続して第１のマルチプロセッサを構成
し、複数の第２のプロセッサと第２の共通メモリとを第
２の共通バスに接続し、この第２の共通バスを第２のイ
ンターフェース回路を介して前記外部バスに接続して第
２のマルチプロセッサを構成し、前記第１および第２の
共通メモリをメモリ間バスで接続している。

この場合、第１および第２の共通メモリは、それぞれの
同一エリアに同一データが書込まれるように構成される
。

［作用］ 本発明によれば、プロセッサと共通メモリを接続する共
通バスが第１および第２の共通バスで２重化されている
ため、それぞれが独立して動作することで、一方の共通
バスの障害にかかわらず他方の共通バスでシステム動作
を確保し、かつ両方の同時実行が確保できる。

〔実施例］ 次に、本発明を図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

同図において、複数の第１のプロセッサＩＡと、マルチ
プロセッサの共通情報を記憶する第１の共通メモリ２Ａ
とは第１の共通バス４Ａに接続され、この共通バス４Ａ
には第１のインターフェース回路５Ａを介して外部バス
６を接続している。同様に、複数の第２のプロセッサＩ
Ｂと、第２の共通メモリ２Ｂが第２の共通バス４Ｂに接
続され、この共通バス４Ｂには第２のインターフェース
回路５Ｂを介し外部バス６を接続している。さらに、前
記第１の共通メモリ２Ａと、第２の共通メモリ２Ｂとを
メモリ間バス３で接続している。

なお、第１の共通バス４Ａに接続された第１のプロセッ
サＩＡと第１の共通メモリ２Ａと第１のインターフェー
ス回路５Ａで完全な第１のマルチプロセッサＭＰＡが構
成される。また、第２の共通バス４Ｂに接続された第２
のプロセッサＩＢと第２の共通メモリ２Ｂと第２のイン
ターフェース回路５Ｂで完全な第２のマルチプロセッサ
ＭＰＢが構成される。

この構成によれば、第１または第２のプロセンサＬＡ、
ＩＢが外部機器からデータを読出しおよび書込む場合、
プロセッサＩＡ、ＩＢは共通バス４Ａ、４Ｂを通し、イ
ンターフェース回路５Ａ。

５Ｂをアクセスする。このとき、第１のインターフェー
ス回路５Ａと第２のインターフェース回路５Ｂは調停が
行われ、一方、例えば第１のインターフェース回路５Ａ
を獲得できれば共通バス４Ａは外部バス６に接続され、
外部バス６に接続された外部機器へアクセスを行う。

また、システムに共通の情報が発生した時には、各プロ
セッサＩＡ、ＩＢは、それぞれ共通メモリ２Ａ、２Ｂに
データを書込む。例えば、第１のプロセッサＩＡが第１
の共通メモリ２Ａにシステムに共通の情報を第１の共通
バス４Ａを通して書込むと、第１の共通バス４Ａ上のア
ドレスとデータはメモリ間バス３を通して第２の共通メ
モリ２Ｂに供給され、第２の共通メモリ２Ｂに第１の共
通メモリ２Ａと同一のエリアに同一のデータが書込まれ
る。第２のプロセッサＩＢが第２の共通メモリ２Ｂにデ
ータを書込む場合も同様に、メモリ間バス３を通して第
１の共通メモリ２Ａに第２の共通メモリ２Ｂと同一内容
のデータが書込まれる。

そして、第１の共通メモリ２Ａへの書込みと、第２の共
通メモリ２Ｂへの書込みが同時に行われた時は、調停を
行いメモリ間バス３でデータが衝突しないようにする。

以上の動作により、第１の共通メモリ２Ａと第２の共通
メモリ２Ｂは常に同一内容になり、第１のマルチプロセ
ッサＭＰＡと第２のマルチプロセッサＭＰＢは同一の共
通情報を持つこととなり、全体として一つのマルチプロ
セッサとして動作することができる。したがって、一方
のマルチプロセッサが障害を受けても、他方のマルチプ
ロセッサにおいて処理が続行されるため、全体としてシ
ステムが停止されることはない。

また、第１のプロセッサＩＡが共通メモリ２Ａからデー
タを読出す時は、共通メモリ２Ａ、２Ｂおよび共通バス
４　Ａ、　’４　Ｂは第１と第２のマルチプロセッサの
間で完全に独立しているので、調停は必要とされず、共
通バスにおける競合を減らすことができる。

〔発明の効果］ 以上説明したように本発明は、複数のプロセッサ、共通
メモリ、インターフェース回路をそれぞれ第１．第２の
共通バスに接続して第１および第２のマルチプロセッサ
を構成し、各マルチプロセッサの共通メモリをメモリ間
バスで接続しているので、共通バスが２重化されること
になり、一方の共通バスが障害を受けても、他方の共通
バスで構成されるマルチプロセッサでシステム動作を確
保することができる。また、２つの共通メモリの読出し
動作では調停を行なわないので、同時に実行ができ、共
通バスの競合を減らすことができる。

【図面の簡単な説明】

第１図は本発明のマルチプロセッサ回路の一実施例のブ
ロック図、第２図は従来のマルチプロセ・ンサのフ゛口
・ンク図である。 ＩＡ・・・第１のプロセッサ、ＩＢ・・・第２のプロセ
ッサ、２Ａ・・・第１の共通メモリ、２Ｂ・・・第２の
共通メモリ、３・・・メモリ間バス、４Ａ・・・第１の
共通バス、４Ｂ・・・第２の共通バス、５Ａ・・・第１
のインターフェース回路、５Ｂ・・・第２のインターフ
ェース回路、６・・・回部バス、ＭＰＡ・・・第１のマ
ルチプロセッサ、ＭＰＢ・・・第２のマルチプロセッサ
。 第１図 ３メモン聞バス ＭＰＡ ＰＢ

Claims (1)

1. 【特許請求の範囲】 １、複数の第１のプロセッサと第１の共通メモリとを第
   １の共通バスに接続し、この第１の共通バスを第１のイ
   ンターフェース回路を介して外部バスに接続して第１の
   マルチプロセッサを構成し、複数の第２のプロセッサと
   第２の共通メモリとを第２の共通バスに接続し、この第
   ２の共通バスを第２のインターフェース回路を介して前
   記外部バスに接続して第２のマルチプロセッサを構成し
   、前記第１および第２の共通メモリをメモリ間バスで接
   続したことを特徴とするマルチプロセッサ回路。 ２、第１および第２の共通メモリは、それぞれの同一エ
   リアに同一データが書込まれるように構成してなる特許
   請求の範囲第１項記載のマルチプロセッサ回路。