SU433484A1 - СШТШДА ОБРАБОТКИ ДАННЫХ1 Т Бii^f;'- ViJ- i^ О г^ ал - Google Patents

Description

. Изобретение относитс  к вычислительнои технике

Известны системы обработки данных, содержащие селекторные каналы , щ-льтиплексный канал, пульт

:управлени  и процессор, включающий оперативную пам ть, адресный и информационные регистры, арифметическо-логическое устройство,

блок регистров, блок защиты пам .ти и устройство микропрограммного управлени . Однако известна  сиетема имеет большой состав обор довани  и недостаточное быстродействие . Цель предлагаемого изобретени  - сократить состав оборудовани  и повысить быстродействие системы .

Это достигаетс  тем, что сис|Тема содержит дополнительно блок

I у правлени  каналами, информацион- ные и управл ющие входы и зыходы которого соединены соответственно с информационными и управл ющими выходами и входами пульта управлени , г льтиплексного канала и селекторных каналов, адресные входы и выходы защиты- с адресными выходами и выходами защиты селекторных каналов, выход запросов с входом запросов устройства микропрограммного управлени , выходы считывани  которого.под1слючены к одноименным входам блока управлени  каналами, выходы защиты которого соединены с информационным входом блока защиты пам ти, вторые информационные входы и выходы - с информационными выходами и входами арифметическо-логического устройства, адресные выходы- с входами адресного регистра, одш из выходов которого подключен к ком1уутационноц7 входу блока управлени  каналами, третьи информационные входы и выходы которого соединены со вторыми выходами и входами информационного регистра, дополнительный информационный регистр , ко входу которого подключен выход оперативной пам ти, и . олок св зи, информационный вход которого соединен с выходом дополнительного информационного регистра , выход - с третьим входом информационного регистра, а управл  зщии вход - с выходом управ .лени  передачами св зи блока упра лени  каналами, Система обработки данных состоит из процессора I, пульта уп§авлени  2, мультиплексного канала и двух селекторных каналов 4, подключенных к процессору I через блок 5 управлени  каналами. Процессор предлагаемой систем предназначен дл  управлени  процео сами обработки, хранени  и передачи данных. Процессор содержит арифметическо-логическое устройство 6, оперативную пам ть 7 с адресным регистром 8, основным.и дополнительным информационными регистрами 9 и 10, соответственно устройст во II микропрограммного управлени  (с посто нной пам тью), блок 12 защиты пам ти и блок 13 регистров . Пульт управлени  2 содержит органы управлени  и индикации, необходимые дл  работы и управлени  системой обработки дан1шх. 1 льтиплексный канал 3 предназначен дл  подключени  к процессору устройств ввода-вывода малой и средней скорости и может работать в й/огльтиплексном или монополь ном режиме. Селекторные каналы 4 предназначены дл  под1шоченш к процессору быстродействующих устройств вво да-вывода и могут работать только в монопольном режиме. Блок 5 управлени  каналами поз вол ет рассматривать пульт управле ни  и каналы ввода-вывода как один физически подключенный к процессеру канал, Операци  передачи данных начинаетс  по специальной инструкции, котора  задает адрес канала и устройства ввода-вывода и при помощи специальных управл ющих слов указывает код команды, начальный адрес основной пам ти, количество байтов данных, которые необходимо передать, управл кхцие признаки и ключ защиты. 1(анал формирует управл ющее слово устройства и хранит его на своих регистрах: в селекторных каналах на схемных регистрах , а в мультиплексном - в специальной области основной пам ти , называемой ь глвтиплексной пам тью. Передача управл ющей информации мелодг процессором I и регистрами каналов 2, 3, 4 производитс  через арифметическо-логическое устройство 6, информационные шины 14 арифметическо-логического устройства процессора, блок 5 управлени  каналами и информационные шины 15 арифметическо-логического устройства каналов Получив команду, канал освобож-, дает процессор дл  выполнени  других инструкции, 1 / льтиплексный канал при готовности прин ть или передать байт или группу байтов данных возбуждает запрос, который через соответствующую шину 16 управлени  каналами , блок 5 управлени  каналами и шины 17 запросов на микропрограммное прерывание поступает в блок il микропрограммного управлени . По этол/у сигналу выполн етс  специальна  микропрограмма, котора  запоминает содержимое регистров процессора в специальной области оперативной пам ти, называемой ло1сальной паг штью; считывает управл ющее слово из мультиплексной пам ти на регистры процессора и производит обмен данными между оперативной пам тью 7 и каналом через информационные шины 18 оперативной пам ти процессора, блок 5 управлени  каналами и информационные шины 19 оперативной пам ти каналов, Ддрес данных и счетчик байтов модифицируютс  микропрограммно через арифметическо-логическое устройство В, затем управл ющее слово устройства записываетс  на свое место в ь/1ультиплексную пам ть и продолжаетс  выполнение прерванной микропрограммы.

При передаче данных между оелекто рными каналами и оперативной

пам тью работа блока микропрограммного управлени  по. запрооу канала , поступающегду через блок 5 управлени  и шины 17 запросов на микропрограммное прерывание, приостанавливаетс  на цжл передачи данных между оперативной пам тью и каналами через информационные шины 18 оперативной пам ти процессора , блок 5 управлени  каналами и информационные шины 19 оперативной пам ти каналов. При этом адрес основной пам ти передаетс  из канала через адресные шины 20 оперативной пам ти канала, блок 5 управлени  каналами и адресные шины 21 оперативной пам ти процессора в адресны регистр 8 оперативной пам ти, а также ключ защиты пам ти из канала через шины 22 защиты канала, блок 5 управлени  каналами и шины 23 защиты процессора в выходной регистр блока 12 защиты пам ти.

Так как цикл передачи данных селекторного канала может быть выполнен после любого цшша записи в основную нам ть, а содержимое инфорглационного регистра оперативной naMfiTM часто используетс  последующими микрокомандами, в системе обработки данных имеетс  дополнительный информационный регистр 10, инфорг ици  в который поступает из оперативной пам ти 7 одновременно с занесением ее в основной информационный регистр 9 и, таким образом, содер;;шмое дополнительного регистра 10 при микpoпpoгpa лмEюм обращении к оперативной пам ти  вл етс  копией основного регистра 9. При выполнении цшиюв передачи данных селекторных каналов всегда используетс  основной информационный регист 9, поэто после окончани  этого цикла дл  восстановлени  исходног состо тс  информацион1шх регистро содержимое дополнительного информационного регистра 10 оперативной пам ти передаетс  через схему передачи 24 в основной информаЦИОН1ШИ регистр 9 по сигналу, посту пающецу из блока 5 управлени  каналами по одной из шин 25 управлени  передачами в основную пагл ть.

После окончани  передачи данных канал (г ультиплексный или селекторный ) возбуадает запрос на микропрограммное прерывание и передает в процессор информацию о состо нии канала и устройства -ввода-вывода.

Адреса регистров и каналов, в которые должна приниматьс  или из которых должна передаватьс  информаци , указываютс  в микрокомандах и через шины 26 считывани  полей микрокоманды, блок 5 управлени  каналами и шины 16 управлени  канала1м поступают в каналы.

nPEJCvET ИЗОБРЕТШИЯ

Система обработки данных, содержаща  пульт управлени , л/ультиплексный канал, селекторные каналы и процессор, включающий оперативную пакшть, адресный и информационные регистры арифметическо-логическое устройство, блок регистров блок защиты пам ти и устройство микропрограшлного управлени , управл ющий выход которого подключен к управл ющим входам блока защиты пам ти, арифметическо-логического устройства и оперативной пам ти, информационный выход устройства микропрограммного управлени  соединен с первым информационным входом арифметическо-логического устройства и с одним из инсЬорглационных выходов блока регистров, другой информационный выход которого соединен со вторым информационным входом, арифметическо-логического устройства, информационный выход которого подключен к информационным входам блока регистров и устройства микропрограмм1-юго управлени , управл ющий вход которого соедиЕ1ен с выходом блока защиты пам ти, адресный вход .оперативной пам ти подключен к выходу адресного регистра, а информационные входы и выходы ее соединены соответственно с выходами и входами информационного регистра, отличающа с  тем, что,с целью сокращени  состава оборудовани  и повышени  быстродействи  систегш, она содержит дополнительно блок управлени  каналами, информационные и управл ющие входы и выходы которого соединены соответственно с информаЦИОННЫЛ1И и управл ющими выходами

пульта управлени  мультиплексного канала и селекторных каналов, адресные входы и входы защиты - с адресными выходами и выходами зашиты селекторных каналов, выход запросов - с входом запросов устройства мшфопрограммного управлени , выходы считывани  которого подключены к одноименным входам блока управлени  каналами, выходы зашиты которого соединены с инфорг;1ационным входом блока защиты пам ти , вторые инсрормационные входы и ВЫХОД. - с информационными выходами и входами арифметическо-логического устройства, адресные выходы - с входами адресного регистра,

один из выходов которого подх лхочеп к коШ4утационно1уу входу блока управлени  каналами, третьи информационные входы и выходы которого соединены со вторыш;; выходами и входами информационного регистра, дополнительный информационный регистр , ко входу которого подключен выход оперативной пам ти, и блок св зи, информационный вход которого соединен с выходом дополнительного инфорглационного регистра , выход с третьим входом инфоргиационногорегистра, а управшпощий вход --с выходом управлени  передачами св зи блока управлени  каналами.

19

15

16

f5

1B

22

19

15

22

2Q

19

15

IB