JPS59183425A - デ−タ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明はデータ転送方式、さらに詳しく言えば、ＤＭＡ
　（２叱りト・メモリ°アクセス）制御により、。

フレーム単位で読み出し、しかも、各フレームにつきデ
ータ・チェイニングを行ない連続したデータとして回線
へ送出するデータ転送方式に関する。

従来技術と問題点 従来、データ転送に当シ、データのフレームを連続して
転送する、いわゆるデータ・チェイニング方式としては
、ＤＭＡ　（ディレクト・メモリ・アクセス）制御によ
シ転送する場合は、ＤＭＡ制御部の制御メモリ内に転送
フレームの格納されているメモリ・エリアの先頭アドレ
スと転送バイト数を格納するレジスタを複数個設け、該
レジスタの内容に従って一つのメモリ・エリア中のデー
タの転送を終了すると、次のメモリ・エリアの先頭アド
レスと転送バイト数とを次の別のレジスタから読み出し
て送出制御し、データ・チェイニングを行った。あるい
は送信チャネルを２個設け、一方のチャネルによシ一つ
のフレームのデータ送出を終了すると、他方のチャネル
に切換えて次のンレートのデータを送出するようにし、
すなわち、該２つのチャネルを交互に使用することにょ
クデータ・チェイニングを行なった。しかし、前者は、
主記憶装置中の複数個のメモリ・エリアに格納されてい
るデータを連続して送出する場合、各エリアの先頭アド
レスと転送バイト数を格納するレジスタが複数必要であ
シ、後者では複数の送信チャネルが必要であり、ともに
ハード・ウェアの所要量を減少させることができなかっ
た。

発明の目的 本発明は、上記の従来技術の欠点を除き、回線へ送出さ
れるデータのフレーム中に、特に最後に、次に転送され
るフレームの先頭アドレスおよび転送バイト数を保有す
ることによル、先頭アドレスと転送バイト数とを格納す
るレジスタを１個とし、また、複数個の送信チャネルを
使用することなく、送信のデータ・チェイニングを少い
ハード・ウェアで容易に行なうことを目的とするもので
ある。

発明の実施例 以下、本発明の実施例を図面について詳細に説明する。

第１図は本発明の一実施例の接続構成図である。

図においてＭＰＵは中央処理装置、ＭＥＭは主記憶装置
、ＤＭＡ　−ＣＴＬはＤＭＡ　（ダイレクト・メモリ・
アクセス）制御部、ＣＢは共通バス、ＴＴＣは回線制御
部を示す。なおりＢＣはデータ・バス制御部、Ａ−ＲＣ
４ｄアドレス・バス制御部、ＴＳＣはタイム・スロツト
・カウンタ、ＳＣＮは走査部、ＣＴＬ−Ｍは制・御メモ
リ、ＬＲ４−ｊラッチ・レジスタ、ＬＧｃは論理部であ
ｊ９　、Ｏ（：Ａ　、　ＯＧＤはそれぞれオア・ゲート
　である。

第２図は上記主記憶装置ＭＥＭの送出すべきデー々を格
納するメモリ・エリアの説明図である。

第２図において、ＡＲｌ、ＡＲｇ・・・はそれぞれ主記
憶装置ＭＥＭの、送出すべきデータを格納している７１
／−ム対応のメモリ・エリアを示す。ＡＩ　、Ａｔ　＋
１．・・・。

Ａ、＋＋ｆ１１・・１　：　　Ａ２．Ａ２＋１．・・・
、　Ａ２＋８２−１等はアドレスを示し、各エリアＡＲ
ｔ、ＡＲｓ・・・はそのバイト数Ｂ１゜Ｒ９・・・と同
数のアドレスを有し、　各アドレスに１バイトのデータ
が格納されている。

各メモリ・エリアＡＲＩ、ＡＲ２の最後のアドレスＡ１
４Ｂｔ−１＋　ＡＰ＋Ｂｇ−１，・・・には次に送出さ
れるデータを格納しているメモリ・エリアのバイト数を
、また、最後の２つ前および１つ前のアドレスには、次
に送出されるデータを格納しているメモリ・エリアの先
頭アドレスが、上部（Ｕ）半分および下部（Ｌ）半分に
分割されてそれぞれ格納されている。

本発明の実施例の動作を説明する。

第１図において、制御メモ＋Ｊ　ＣＴＬ−Ｍは第３図に
示すように、区画ＴＲ，ＴＡＤ、　ＴＢＣを有し、区画
ＴＲには送信フラグが、区画ＴＡＤには主記憶装置ＭＥ
Ｍの送信データが格納されているエリア（ＡＲｔ、Ａｇ
３・・・等）の先頭アドレスが、また区画ＴＢＣには同
じく送信データが格納されているメモリ°エリア中のデ
ータのバイト数が格納される。

いま、例えば、主記憶装置ｉ　ＭＥＭのメモリ・エリア
ＡＲ＋に格納されているデータを送信し、続いてエリア
ＡＲｇに格納されているデータを送信する場合について
説明する。

中央処理装置ＭＰＵはＤＭＡ制御部ＤＭＡ−ＣＴＬの制
御メモリＣＴＬ　−Ｍの１つのアドレスに対し、上記の
区画ＴＲに対して送信指示として“１＃を、区画ＴＢＣ
に対して、Ｂ１（エリアＡＲｒの格納データのバイト数
〕を、区画ＴＡＤに対してＡ１（メモリ・エリアＡＲｔ
の先頭アドレス）を設定する。この設定は、公知のよう
に、共通バスＣＢおよびアドレス・バス制御部ＡＢＣ、
データ・バス制御部ＤＢＣ、さらにオア・ゲ−）　ＯＣ
Ａ、ＯＧＤを介して行なわれる。

ＤＭＡ制御部−ＤＭＡ　−ＣＴＬにおいてはタイム・ス
ロット・カウンタＴＳＣの出力を走査部ＳＣＮより制御
メモリＣＴＬ−Ｍに送る。該出力はアドレス情報として
、オアデー）　ＯＧＡを経て制御メモリＣＴＬ−Ｍに入
ブｊし、これによシ制御メモリＣＴＬ−Ｍがら上記のア
ドレスの記憶内容、すなわぢ、区画ＴＲ、ＴＡＤ　、　
ＴＢＣに１＋Ａｔ、Ｂｔが設定されている内容、を読み
出してラッチ・レジスタＬＲに２ツヂする。

論理部ＬＧＣは、上記ラッチ・レジスタＬＲの内容を認
識し、区画ＴＲが１であり、送信指示されていることを
識別し、回線制御部ＴＴＣからデータ要求があったとき
、主記憶装置ＭＥＭにアクセスし、区画ＴＡＤに格納さ
れているアドレス情報（Ａ１）をアドレス・バス制御部
ＡＢＣを経て、主記憶装置ＭＥＭに送シ該アドレスに格
納されているデータ（１バイト）を読取シ、データ・バ
ス制御部ＤＢＣを経て、論理部ＬＧＣに転送し、さらに
これを回線制御部Ｔ−ＴＣに送シ、回線に送出する。こ
のとき、論理部ＬＧＣハラッチ・レジスタＬＲの区画Ｔ
ＡＤの内容をこれに＋１した内容ＡＩ＋１（次のアドレ
ス）に、また区画ＴＢＣの内容をこれから−１した内容
Ｂ、　−１（未送出データのバイト数）に書換え、制御
メモリＣＴＬ−Ｍに戻して従前のアドレスに格納する。

すなわち、制御メモリＣＴＬ−Ｍの内容は、　ＴＡＤが
Ａ１＋１（次のアドレス）、ＴＢＣが８ｌ−１（未送出
データのバイト数）に書換えられる。

同様にして走査部ＳＣＮの次の走査周期で、制御メモリ
ＣＴＬ−Ｍを読み出したとき、回線制御部ＴＴＣからデ
ータの要求があれば、上記と全く同様に、主記憶装置Ｍ
ＩＴｈＭのアドレスＡ１＋１のデータ１バイトを回線制
御部ＴＴＣへ転送してさらに回線に送出し、ラッチ・レ
ジスタＬＲの区画ＴＡＤの内容Ａ１＋１に＋１し、すな
わちＡ１＋１からＡｌ＋２に換え、また、区画ＴＢＣの
内容Ｂ１−１から−１し、すなわちＢ１−１からＢ１−
２に換え、この内容を制御メモリＣＴＬ−Ｍに戻して格
納する。

この動作を繰返えし、主記憶装置ＭＥＭのメモリ・：ｒ
リアＡｌｔに格納されているデータが１バイトづつ送出
される。この動作は区画ＴＢＣの内容（未送出ｆ−夕の
数）が３となるまで引き続いて実行さノする。

ラッチ・レジスタＬＲの区画ＴＢＣの内容が３となった
とき得られるアドレス（ＡＩ＋Ｂ、−３）には、次Ｖ（
送出すべきデータフレームが格納されているメ〔す・エ
リアＡＲ２の先頭アドレスＡ２の上部半分Ａ２（、！Ｊ
　）力、（格納されている。従って、このとき（ＴＢＣ
−３）は、論理部ＬＧＣは、前記と同様な手順により、
Ｊ二記読み出したデータＡ　２’（Ｕ　）を制御メモリ
ＣＴＬ−Ｎ（の区画ＴＡＤの上半分子ＡＤ（Ｕ）に格納
し、また区画’ｒＢｅの内容３から−１した２を同じく
区画ＴＢＣに格納する。

次の走査周期において、制御メモリＣＴＬ−Ｍの内りを
ラッチ・レジスタＬＲにラッチしたとき区画ＴＢＣの内
容は２である。論理部ＬＧＣはこれ（ＴＢＣ＝２）を識
別し、主記憶装置ＭＥＭの次のアドレス（Ａ＋＋Ｂｒ−
２）から次に送出すべきデータ・フレームが格納されて
いるエリアＡＲ２の先頭アドレスＡ２の下部半分Ａ２（
Ｌ）を読み出し、制御メモリＣＴＬ−Ｍの区画Ｔ−ＡＤ
の下半分子ＡＤ（Ｌ）に格納し、また区画ＴＢＣの内容
２から−１したｌを同区画ＴＢＣに格納する。

これで、制御メモリＣＴＬ−Ｍのアドレス用区画Ｔ−Ａ
Ｄには、次に送出すべきデータ・フレームが格納されて
いるエリアＡＲ２の先頭アドレスＡ２が格納された。

次の走査同期において、前記と同様にして論理部ＬＧＣ
がラッチ・レジスタＬＲの内容を検出すると、区画ＴＢ
Ｃの内容は１となっている。論理部ＬＧＣでこれ（ＴＢ
Ｃ−１）を検出すると、さらに次のアドレス（Ａ１＋８
１−１　）からその内容Ｂ、（次に送出するデータ・フ
レーム中のデータのバイト数）を読み出し、制御メモリ
ＣＴＩ、−Ｍの区画ＴＢＣに格納する。

このように、１つのデータ・フレームが格納されている
メモリ・エリアからのデータの転送が終了したときは、
制御メモリＣＴＬ−’Ｍの区画ＴＡＤには、次に送出す
るデータ・フレームが格納されているメモリ・エリアの
先頭アドレスが、また、区画Ｔ−ｎｃ　’にはそのバイ
ト数が格納されておシ、従って走査部ＳＣＨの次の走査
（読み出し）周期では、ラッチ・レジスタＬＲには、次
に送信すべきデータ。

フレームの格納されているメモリ・エリアＡＲｇの先頭
アドレスＡｓ　［＝Ａ２（Ｕ）　＋Ａｓ（Ｌ）　：）お
よびバイト数８２がラッチされておシ、通信制御部ＴＴ
Ｃよシのデータ要求に対し、メモリ・エリアＡＲ２に格
納されている次の送信フレームのデータの転送が可能と
なる。

次の送信フレームのデータを格納しであるエリγＡＲ，
についても、その最後の３つのアドレスに上記と同上に
次のメモリ・エリアのアドレス・データおよびバイト数
を格納しておくことにょｐｌさらに次のフレームにデー
タ・チェイニングを行なうことができ、これを繰返えす
ことにょシ多数のデータ・フレームについて、データ・
チェイニングを行なうことができる。

本発明は、上記の実施例に限定されず、種々の０変形が
可能である。

上記実施例においては、送出バイト数の残数を監視し、
これが３となったとき、次のメモリ・エリアの先頭アド
レスを設定したが、メモリ・エリアの最終アドレスの２
つ前のアドレスに達したとき、これを識別し、次のアド
レス（最終の２つ）に格納した次のフレームの先頭アド
レスを新らたに制御メモリＣＴＬ−Ｍに設定する等の別
の手段を用いることができる。

発明の効果 本発明は上記のように構成されているので、主記憶装置
の中に、フレーム単位毎に一つのメモリ・エリアに分散
して格納されているデータを、ＤＭＡ制御によ多回線に
送出する場合、各フレームのデータをデータ・チェイニ
ングによ多連続して送出する際、従来技術に比してＤＭ
Ａ制御部の制御メモリにおけるレジスタの数を１個に減
少させ得られ、経済的な構成が得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の接続構成図、第２図は上記
実施例の主記憶装置の構成内容を示す図、第３図は上記
実施例の制御メモリの構成を示す図である。 ＭＰＵ・・・中央処理装置、ＭＥＭ・・・主記憶装置、
ＤＡＭ−ＣＴＬ・・・ＤＭＡ　（ディレクト・メモリ・
アクセス）制御部、ＣＢ・・・共通パス、ＴＴＣ・・・
回線制御部、Ｄ−ＢＣ・・・データ・バス制御部、ＡＢ
Ｃ・・・アドレス・バス制御部、ＴＳＣ・・・タイム・
スロット・カウンタ、５−Ｃ）Ｊ・・・走査部、ＣＴＬ
−Ｍ・・・制御メモＩＪ、ＬＲ・・・ラッ′ｆ・レジス
タ、ＬＧＣ・・・論理部。 特許出願人　富士通株式会社 代理人弁理士　玉　蟲　久　丘部（外３名〕第１図 １ １３８− 第２図 第３図 ＡＤ

Claims (1)

【特許請求の範囲】
1. 回線へのデータ送出をＤＭＡ制御でフレーム単位で行な
   うデータ転送方式において、送出すべきデータはフレー
   ム毎に主記憶装置の一つのエリアに格納され、かつ、該
   フレームは次に送出すべきフレームの格納されているエ
   リアの先頭アドレスおよび転送バイト数のデータを保有
   し、一つのフレームの送出の終了時には、送出を制御す
   るための制御メモリは次に送出するフレームの格納され
   ているエリアの先頭アドレスおよび転送バイト数を得、
   該アドレスからデータを読み出して回線に送出を継続し
   、送信フレームのデータ・チェイニングを行なうことを
   特徴とするデータ転送方式。