JPS59119941A - 回線接続方式 - Google Patents
回線接続方式Info
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- JPS59119941A JPS59119941A JP22842482A JP22842482A JPS59119941A JP S59119941 A JPS59119941 A JP S59119941A JP 22842482 A JP22842482 A JP 22842482A JP 22842482 A JP22842482 A JP 22842482A JP S59119941 A JPS59119941 A JP S59119941A
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Links
- 238000000034 method Methods 0.000 title description 7
- 230000005540 biological transmission Effects 0.000 claims description 37
- 238000004891 communication Methods 0.000 claims description 35
- 238000012545 processing Methods 0.000 claims description 27
- 238000006243 chemical reaction Methods 0.000 claims description 19
- 238000003860 storage Methods 0.000 claims description 17
- 239000000872 buffer Substances 0.000 claims description 10
- 238000013500 data storage Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 13
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/42—Loop networks
- H04L12/427—Loop networks with decentralised control
- H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、通信制御処理装置のループ伝送路への接続方
式に係シ、特にノードを経由せず、直接ループ伝送路へ
の接続を可能にする回線接続装置をもうけて回線接続を
行なう方式に関する。
式に係シ、特にノードを経由せず、直接ループ伝送路へ
の接続を可能にする回線接続装置をもうけて回線接続を
行なう方式に関する。
（ロ）従来技術と問題点
従来の通信制御処理装置のループ伝送路への接続方式と
しては、ループ伝送路を構成しているノードのデータハ
イウェイ装置を経由し、通信制御処理装置に接続される
回線接続装置とデータハイウェイ装置との間を回線イン
タフェース（Ｃ，Ｃ，Ｉ。
しては、ループ伝送路を構成しているノードのデータハ
イウェイ装置を経由し、通信制御処理装置に接続される
回線接続装置とデータハイウェイ装置との間を回線イン
タフェース（Ｃ，Ｃ，Ｉ。
Ｔ、ＴＶ２４．Ｖ３ＳｉたはＲ８−２３２Ｃ等）により
モデムケーブルで接続する方式が採用されていた。
モデムケーブルで接続する方式が採用されていた。
第１図は、このような従来の接続方式を示す図である。
この方式は、計算機（ＣＰＵ）を通信制御処理装置、回
線接続装置経由でループ伝送路へ接続しようとすると、
ノードル回線接続装置間で通信チャネル数に相当するモ
デムケーブルを接続する必要があシ、特に多数のｉＮ＋
信チャネルが出る通信制御処理装置については狭い計算
機室でのケーブル収容に問題があった。
線接続装置経由でループ伝送路へ接続しようとすると、
ノードル回線接続装置間で通信チャネル数に相当するモ
デムケーブルを接続する必要があシ、特に多数のｉＮ＋
信チャネルが出る通信制御処理装置については狭い計算
機室でのケーブル収容に問題があった。
（ハ）発明の目的
本発明の目的は、ループ伝送路へ面接、接続可能とする
機能を持ち、かつ、対ポ１信制御処理装置とのインクフ
ェースは従来と同様のインタフェースであるような回線
接続装置を使用した回線接続方式を提供するにある。
機能を持ち、かつ、対ポ１信制御処理装置とのインクフ
ェースは従来と同様のインタフェースであるような回線
接続装置を使用した回線接続方式を提供するにある。
に）発明の構成
上記目的を達成するために本発明は、ループ伝送路から
人力される直列データを並列化する直並列変換回路と、
上記直列データに含まれるフレームヘッダ部により同期
をとり１フレーム内のタイムスロット番号を認識するフ
レーム制御回路と、上記直並列変換回路によシ並列化さ
れたフレームデータを一時的にセットするレジスタと、
上記ループ伝送路へ送出する並列データを直列化する並
直列変換回路と、上記レジスタおよび上記並直列変換回
路に接続されるとともに上記ループ伝送路上に定義され
る複数の論理チャネルに対応してデータ格納領域がもう
けられ上記ループ伝送路との間の送受信データを格納す
るバッファ記憶手段と、該バッファ記憶手段と通信制御
処理装置インタフェースとの間で上記複数論理チャネル
に対応してデータの直並列変換と並直列変換を行なうロ
ーカル記憶手段と、上記通信制御処理装置とのインタフ
ェース制御を行なうとともに内部回路の制御を行なう共
通制御回路とから構成される回線接続装置を、上記ルー
プ伝送路および通信制御処理装置に接続するよう構成し
たことを特徴とする。
人力される直列データを並列化する直並列変換回路と、
上記直列データに含まれるフレームヘッダ部により同期
をとり１フレーム内のタイムスロット番号を認識するフ
レーム制御回路と、上記直並列変換回路によシ並列化さ
れたフレームデータを一時的にセットするレジスタと、
上記ループ伝送路へ送出する並列データを直列化する並
直列変換回路と、上記レジスタおよび上記並直列変換回
路に接続されるとともに上記ループ伝送路上に定義され
る複数の論理チャネルに対応してデータ格納領域がもう
けられ上記ループ伝送路との間の送受信データを格納す
るバッファ記憶手段と、該バッファ記憶手段と通信制御
処理装置インタフェースとの間で上記複数論理チャネル
に対応してデータの直並列変換と並直列変換を行なうロ
ーカル記憶手段と、上記通信制御処理装置とのインタフ
ェース制御を行なうとともに内部回路の制御を行なう共
通制御回路とから構成される回線接続装置を、上記ルー
プ伝送路および通信制御処理装置に接続するよう構成し
たことを特徴とする。
（ホ）発明の実施例
第２図は本発明による実施例のシステム構成を示す図、
第３図はループ伝送路上のフレーム構成を示す図、第４
図は本発明による実施例の回線接続装置のブロック図、
第５図は本発明による実施例の回線接続装置と通信制御
処理装置との間のインタフェースのタイムチャートを示
す図、第６図は本発明による実施例の回線接続装置と通
信制御処理装置との間にもうけられるＤ−ＯＵＴ／ＩＮ
Ａスのビット定義を示す図である。
第３図はループ伝送路上のフレーム構成を示す図、第４
図は本発明による実施例の回線接続装置のブロック図、
第５図は本発明による実施例の回線接続装置と通信制御
処理装置との間のインタフェースのタイムチャートを示
す図、第６図は本発明による実施例の回線接続装置と通
信制御処理装置との間にもうけられるＤ−ＯＵＴ／ＩＮ
Ａスのビット定義を示す図である。
ループ伝送路上では、第３図の如きフレーム構成を有す
るデータが伝送される。
るデータが伝送される。
フレーム内には、フレームヘッダ（ＦＨ）、！＝、（−
のＦＨに続きループ伝送路に接続される論理チャネルの
数だけタイムスロット（ＴＳ）があシ、各チャネルが使
用できるタイムスロットは、システム設定時に決定され
る。各ＴＳは、データの有効性を示すＡＶビット、キャ
リアを示すＣＤビットおよび枦級ビットのデータより構
成される０このループ伝送路に接続される回線接続装置
の動作を以下に説明する。
のＦＨに続きループ伝送路に接続される論理チャネルの
数だけタイムスロット（ＴＳ）があシ、各チャネルが使
用できるタイムスロットは、システム設定時に決定され
る。各ＴＳは、データの有効性を示すＡＶビット、キャ
リアを示すＣＤビットおよび枦級ビットのデータより構
成される０このループ伝送路に接続される回線接続装置
の動作を以下に説明する。
第４図において、Ｓ−＋Ｐは、ループ伝送路から入って
くる直列データを並列化する直並列変換レジスタである
。ＲＥＧはそのデータを一時セットしておくレジスタで
あり、その出力は後述するＰ→ＳおよびＢＭへ接続され
る。フレーム制御回に１．・工はフレームを認識し、フ
レームヘッダ（ＦＨ）によりフレームの先頭を知シ、そ
れ以降、当該回線接続装置を通過するＴＳ番号を示すカ
ウンタである。
くる直列データを並列化する直並列変換レジスタである
。ＲＥＧはそのデータを一時セットしておくレジスタで
あり、その出力は後述するＰ→ＳおよびＢＭへ接続され
る。フレーム制御回に１．・工はフレームを認識し、フ
レームヘッダ（ＦＨ）によりフレームの先頭を知シ、そ
れ以降、当該回線接続装置を通過するＴＳ番号を示すカ
ウンタである。
ＢＭは各チャネル番号に対応しだＴＳを受信し、まだは
ＴＳに送信データを乗せるだめの一利・のデータバッフ
ァ（バッファ記憶手段）である。このＢＭのアドレッシ
ングはループ伝送路へのＴＳ送受信時には、フレーム制
御回路のカウンターの内容で決まり、通信制御処理装置
との間の送受信時は、通信制御処理装置から供給される
回線アドレス（ＬＮＡＤ）によシ決定される。通信制御
処理装置とこの回線接続装置間のデータのやりとりは、
Ｄ−ＯＵＴバス、Ｄ−ＩＮバスによって行われ、送受信
データ（ＳＤ、ＲＤ）の他にモデム制御情報／状態情報
が受渡される。尚、ＳＤ、ＲＤはビットインタフェース
によって受渡される。
ＴＳに送信データを乗せるだめの一利・のデータバッフ
ァ（バッファ記憶手段）である。このＢＭのアドレッシ
ングはループ伝送路へのＴＳ送受信時には、フレーム制
御回路のカウンターの内容で決まり、通信制御処理装置
との間の送受信時は、通信制御処理装置から供給される
回線アドレス（ＬＮＡＤ）によシ決定される。通信制御
処理装置とこの回線接続装置間のデータのやりとりは、
Ｄ−ＯＵＴバス、Ｄ−ＩＮバスによって行われ、送受信
データ（ＳＤ、ＲＤ）の他にモデム制御情報／状態情報
が受渡される。尚、ＳＤ、ＲＤはビットインタフェース
によって受渡される。
このためＢＭと共通制御回路との間に、ローカルストレ
ージ１（ＬＳｌ）およびローカルストレージ２（ＬＳ２
）がおかれている。ＬＳＩは、送信時に用いる直並列変
換用のローカルストレージであり、ＬＳ２は、 受信時
に用いる並直列変換用のローカルストレージである。
ージ１（ＬＳｌ）およびローカルストレージ２（ＬＳ２
）がおかれている。ＬＳＩは、送信時に用いる直並列変
換用のローカルストレージであり、ＬＳ２は、 受信時
に用いる並直列変換用のローカルストレージである。
一方、共通制御回路は、通信制御処理装置とのインタフ
ェースを制御し通信制御処理装置側から受取った回線ア
ドレス（ＬＮＡＤ）をバッファリングし、ＢＭ、ＬＳｌ
、ＬＳ２へ供給する。また通信開始に当っては、Ｄ−Ｏ
ＵＴバスを通し、モデム制御信号ＥＲオンおよび通信ス
′ピードの指定データを受けと、り（ＤＳＴＲＢ１オン
時）、通信制御処理装置との間の転送スピードを制御す
る。送信時はＤ−ＯＵＴパスより送信データＳＤとモデ
ム制御信号ＲＳオンと送信モードを指示するＸＭＴを受
ける（ＤＳＴＲＢ２オン時）。
ェースを制御し通信制御処理装置側から受取った回線ア
ドレス（ＬＮＡＤ）をバッファリングし、ＢＭ、ＬＳｌ
、ＬＳ２へ供給する。また通信開始に当っては、Ｄ−Ｏ
ＵＴバスを通し、モデム制御信号ＥＲオンおよび通信ス
′ピードの指定データを受けと、り（ＤＳＴＲＢ１オン
時）、通信制御処理装置との間の転送スピードを制御す
る。送信時はＤ−ＯＵＴパスより送信データＳＤとモデ
ム制御信号ＲＳオンと送信モードを指示するＸＭＴを受
ける（ＤＳＴＲＢ２オン時）。
又、モデム状態情報（ＤＲ，Ｃ８，ＣＤ）と受信データ
（ＲＤ）と通信制釧１処理装置に対するサービス要求（
ＢＳＶ−ＲＱ）を伝送するＯ ＢＳＶ−ＲＱは通信スピ
ードに同期して受信時はＴＳ内のＡＶビットのオンであ
ったＴＳのデータを受信した時のみ直列化したデータに
対してオンとする。送信時は通信スピードに同期してオ
ンとし、Ｄ−ＯＵＴバスよシＳＤを受取る。
（ＲＤ）と通信制釧１処理装置に対するサービス要求（
ＢＳＶ−ＲＱ）を伝送するＯ ＢＳＶ−ＲＱは通信スピ
ードに同期して受信時はＴＳ内のＡＶビットのオンであ
ったＴＳのデータを受信した時のみ直列化したデータに
対してオンとする。送信時は通信スピードに同期してオ
ンとし、Ｄ−ＯＵＴバスよシＳＤを受取る。
一般的なＴＳの受信動作は、次の様に行われる。
フレーム制御回路によシ、受信すべき′ｒＳ番号が確認
され、かつＡＶビットがオンのデータが現われた場合、
既にｓ−ｐ変換されているＲＥＧに格納済みのデータを
、フレーム制御回路からの１゛Ｓ番号をアドレスとする
ＢＭの領域に格納する。
され、かつＡＶビットがオンのデータが現われた場合、
既にｓ−ｐ変換されているＲＥＧに格納済みのデータを
、フレーム制御回路からの１゛Ｓ番号をアドレスとする
ＢＭの領域に格納する。
ＴＳ受信時は、Ｄ−ＯＵＴ情報のＸＭＴがオフであるた
め、ＬＮＡＤが該当チャネル、アドレスに一致した時Ｂ
Ｍのリードが行われ、同アドレスでＬＳ２にライトされ
る。
め、ＬＮＡＤが該当チャネル、アドレスに一致した時Ｂ
Ｍのリードが行われ、同アドレスでＬＳ２にライトされ
る。
次のスキャンがまわって来た時、ＬＳ２をリードすると
ともに最低位の方からＤ−ＩＮパスへのせる。リードデ
ータは１ビツトシフトされＬＳ２へりライトされる。
ともに最低位の方からＤ−ＩＮパスへのせる。リードデ
ータは１ビツトシフトされＬＳ２へりライトされる。
以降、スキャンがまわって来た時に１ビツトずつシフト
して通信制御処理装置へＤ−ＩＮバス経由で送出する。
して通信制御処理装置へＤ−ＩＮバス経由で送出する。
尚、この時、ＴＳではＣＤビットがオンとなっているの
で、これもＤ−ＩＮバスのＣＤビットをＯＮとし、ＥＲ
オンに対するＤＲオンとともに送出する。
で、これもＤ−ＩＮバスのＣＤビットをＯＮとし、ＥＲ
オンに対するＤＲオンとともに送出する。
次にＴＳの送信動作であるが、通信制御処理装置よシ送
信データは、Ｄ−ＯＵＴバスのＳＤによシＲＳオン、Ｘ
ＭＴオンとともに回線接続装置へ転送される。ＳＤの受
渡しは通信スピードに同期したＤ−ＩＮバス上のＢＳＶ
−ＲＱに同期して行われる。
信データは、Ｄ−ＯＵＴバスのＳＤによシＲＳオン、Ｘ
ＭＴオンとともに回線接続装置へ転送される。ＳＤの受
渡しは通信スピードに同期したＤ−ＩＮバス上のＢＳＶ
−ＲＱに同期して行われる。
ＸＭＴオンによりスキャン毎にＬＮＡＤで指定されるア
ドレスのＬＳＩヘライトされる。ＬＳＩはリード、コン
ピュート、ライトのサイクルをとり、スキャン毎に新し
いビットを取入れるとともに、全体ｆ、１ビットシフト
してライトを行う。ＬＳＩ上に、ある長さのビット列が
組上ると、次のスキャンでＢＭへ転送され該当アドレス
へライトされる。この際ＡＶビット、ＣＤビットもオン
としてライトする。ループ伝送路への送出は、フレーム
制隣回路のカウンタの内容によシ、該当ＴＳ番号となっ
た時は、ＢＭを読出し、１８列への挿入が行われ、その
後、並直列変換レジスタＰ−＋Ｓを経てループ伝送路へ
送出される。
ドレスのＬＳＩヘライトされる。ＬＳＩはリード、コン
ピュート、ライトのサイクルをとり、スキャン毎に新し
いビットを取入れるとともに、全体ｆ、１ビットシフト
してライトを行う。ＬＳＩ上に、ある長さのビット列が
組上ると、次のスキャンでＢＭへ転送され該当アドレス
へライトされる。この際ＡＶビット、ＣＤビットもオン
としてライトする。ループ伝送路への送出は、フレーム
制隣回路のカウンタの内容によシ、該当ＴＳ番号となっ
た時は、ＢＭを読出し、１８列への挿入が行われ、その
後、並直列変換レジスタＰ−＋Ｓを経てループ伝送路へ
送出される。
以上説明したように本発明は、全く同期関係に々いルー
プ伝送路上のフレーム構成をとる直列データと、回線接
続装置〜通信制御処理装置間における送受信データのビ
ットインタフェースの整合性をとるため、および複数チ
ャネルを制御するために、並列データ格納用の複数チャ
ネル分の領域を持ったバッファ記憶手段と、該バッファ
記憶手段の通信制御側インタフェース用（ビットインタ
フェース）として、やはり複数チャネル分の領域をもつ
、送信用に直並列変換用の第１のローカル記憶手段、受
信用に並直列変換用として第２のローカル記憶手段を設
けたものである。
プ伝送路上のフレーム構成をとる直列データと、回線接
続装置〜通信制御処理装置間における送受信データのビ
ットインタフェースの整合性をとるため、および複数チ
ャネルを制御するために、並列データ格納用の複数チャ
ネル分の領域を持ったバッファ記憶手段と、該バッファ
記憶手段の通信制御側インタフェース用（ビットインタ
フェース）として、やはり複数チャネル分の領域をもつ
、送信用に直並列変換用の第１のローカル記憶手段、受
信用に並直列変換用として第２のローカル記憶手段を設
けたものである。
（へ）発明の効果
本発明によれば、回線接続装置をループ伝送路に直接接
続するため、従来のノードル回線接続装置間のモデムケ
ーブルが不要となり、また専用ノードも不要のだめシス
テム全体として低コスト化が計れるという効果がある。
続するため、従来のノードル回線接続装置間のモデムケ
ーブルが不要となり、また専用ノードも不要のだめシス
テム全体として低コスト化が計れるという効果がある。
第１図は従来の通信制御処理装置゛。とループ伝送路の
接続方式を示す図、第２図は本発明による実施例のシス
テム構成を示す図、第３図はループ伝送路上のフレーム
構成を示す図、第４図は本発明による実施例の回線接続
装置のブロック図、第５図は本発明による実施例の回線
接続装置と通信制御処理装置との間のインタフェースの
タイムチャートを示す図、第６図は本発明による実施例
の回線接続装置と通信制御処理装置との間にもうけられ
るＤ−ＯＵＴ／ＩＮバスのピット定義を示す図である０ 第４図において、５−）Ｐは直並列変換レジスタ、ｐ−
＋Ｓは並直列変換レジスタ、ＢＭはデータバッファ、Ｌ
ＳＩとＬＳ２はローカルストレージである。
接続方式を示す図、第２図は本発明による実施例のシス
テム構成を示す図、第３図はループ伝送路上のフレーム
構成を示す図、第４図は本発明による実施例の回線接続
装置のブロック図、第５図は本発明による実施例の回線
接続装置と通信制御処理装置との間のインタフェースの
タイムチャートを示す図、第６図は本発明による実施例
の回線接続装置と通信制御処理装置との間にもうけられ
るＤ−ＯＵＴ／ＩＮバスのピット定義を示す図である０ 第４図において、５−）Ｐは直並列変換レジスタ、ｐ−
＋Ｓは並直列変換レジスタ、ＢＭはデータバッファ、Ｌ
ＳＩとＬＳ２はローカルストレージである。
Claims (1)
- ループ伝送路から入力される直列データを並列化する直
並列変換回路と、上記直列データに含まれるフレームヘ
ッダ部によシ同期をとル１フレーム内のタイムスロット
番号を認識するフレーム制御回路と、上記直並列変換回
路によシ並列化されたフレームデータを一時的にセット
するレジスタと、上記ループ伝送路へ送出する並列デー
タを直列化する並直列変換回路と、上記レジスタおよび
上記並直列変換回路に接続されるとともに上記ループ伝
送路上例定義される複数の論理チャネルに対応してデー
タ格納領域がもうけられ上記ループ伝送路との間の送受
信データを格納するバッファ記憶手段と、該バッファ記
憶手段と通信制御処理装置インタフェースとの間で上記
複数論理チャネルに対応してデータの直並列変換と並直
列変換を行なうローカル記憶手段と、上記通信制御処理
装置とのインタフェース制御を行なうとともに内部回路
の制御を行なう共通制御回路とから構成される回線接続
装置を、上記ループ伝送路および通信制御処理装置に接
続するよう構成したことを特徴とする回線接続方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22842482A JPS59119941A (ja) | 1982-12-27 | 1982-12-27 | 回線接続方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22842482A JPS59119941A (ja) | 1982-12-27 | 1982-12-27 | 回線接続方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59119941A true JPS59119941A (ja) | 1984-07-11 |
Family
ID=16876255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22842482A Pending JPS59119941A (ja) | 1982-12-27 | 1982-12-27 | 回線接続方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59119941A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308439A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Cable Ltd | 回線交換ル−プネットワ−クの状態信号伝送方式 |
-
1982
- 1982-12-27 JP JP22842482A patent/JPS59119941A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63308439A (ja) * | 1987-06-10 | 1988-12-15 | Hitachi Cable Ltd | 回線交換ル−プネットワ−クの状態信号伝送方式 |
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