JP2002246544A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2002246544A
JP2002246544A JP2001040013A JP2001040013A JP2002246544A JP 2002246544 A JP2002246544 A JP 2002246544A JP 2001040013 A JP2001040013 A JP 2001040013A JP 2001040013 A JP2001040013 A JP 2001040013A JP 2002246544 A JP2002246544 A JP 2002246544A
Authority
JP
Japan
Prior art keywords
input
basic circuit
semiconductor device
circuit block
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001040013A
Other languages
English (en)
Other versions
JP4786805B2 (ja
Inventor
Hiroshi Iwata
浩 岩田
Tomohisa Okuno
智久 奥野
Akihide Shibata
晃秀 柴田
Seizo Kakimoto
誠三 柿本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP2001040013A priority Critical patent/JP4786805B2/ja
Priority to US10/467,808 priority patent/US7711012B2/en
Priority to PCT/JP2002/001184 priority patent/WO2002065550A1/ja
Priority to KR1020037010778A priority patent/KR100583344B1/ko
Publication of JP2002246544A publication Critical patent/JP2002246544A/ja
Application granted granted Critical
Publication of JP4786805B2 publication Critical patent/JP4786805B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11898—Input and output buffer/driver structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 大規模な論理回路を搭載したり論理回路とメ
モリ等とを混載した半導体装置の歩留りを良くする。 【解決手段】 基本回路ブロック１には入出力回路２を
設ける。伝送線３および分岐線４は各入出力回路２間を
接続して、各基本回路ブロック１と他の基本回路ブロッ
ク１との入出力回路２を介した情報のやり取りを可能に
する。各基本回路ブロック１内または入出力回路２内の
メモリに、信号の送り先を外部からプログラム可能にす
る。こうして、メモリのプログラムを変更することによ
って信号の送信先を可変にして、限られた回路規模で多
様な機能を効率よく持たせるようにする。さらに、ある
基本回路ブロックに不良が発生した場合に他の基本回路
ブロックに代役をさせて、歩留りを大幅に改善できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に１つの基板上に形成されて入出力回路を備えた
複数の基本回路ブロック間で通信を行なう半導体集積回
路に関する。
【０００２】
【従来の技術】ＬＳＩ(大規模集積回路)は、微細加工技
術の向上と共に、その集積度が著しく向上している。そ
して、集積度の向上によって、ＬＳＩに搭載された論理
回路の規模は非常に大きくなり、高機能化が進んできて
いる。また、マイクロプロセッサやＡＳＩＣ(特定用途
向け集積回路)等の論理回路と各種メモリ回路とを１つ
の半導体基板上に混載するシステムオンチップ技術によ
って、各種電子機器の高機能化および小型化が一層進ん
できている。
【０００３】ところで、従来のＬＳＩにおいては、各回
路の役割は固定化されている。すなわち、基本回路は一
定の基本動作のみを行い、これらの基本回路を多数組み
合わせて高度な機能を実現するようになっている。ま
た、上記各基本回路間における情報の伝達経路は設計段
階で決められており、固定された配線によって接続され
ている。
【０００４】図７(a)は、従来のＬＳＩにおける信号の
流れを示す。信号は、上記基本回路としての回路ブロッ
クＡ〜Ｄに関して、順次Ａ→Ｂ→Ｃ→Ｄの順に流れるよ
うに決められており、各回路ブロックＡ〜Ｄの役割は固
定されているのである。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＬＳＩにおいては、図７(a)に示すように、信号は
順次Ａ→Ｂ→Ｃ→Ｄの順に流れるように決められてお
り、各回路ブロックＡ〜Ｄの役割は固定されているため
に、以下のような問題がある。
【０００６】すなわち、図７(b)に示すように、回路の
一部(例えば回路ブロックＢ)に不良が発生すると、回路
ブロックＢ以降には信号が伝達されず、ＬＳＩに搭載さ
れた回路全体の機能が失われてしまうことになる。その
ため、唯一つの基本回路(回路ブロック)に不良が発生し
た場合でもＬＳＩ全体が不良品となってしまい、論理回
路が大規模になったり異種の素子が混載されたりした場
合には、ＬＳＩの歩留りが低下するという問題がある。
【０００７】また、従来のＬＳＩ技術では、例えば、図
７(a)において、回路ブロックＡから回路ブロックＢ,
Ｃ,Ｄの総てに並行して信号を伝送する場合には、回路
ブロックＡと回路ブロックＢ,Ｃ,Ｄの夫々とを互いに独
立した配線で接続する必要がある。このように配線が微
細化および複雑化すると、それに伴って配線間の寄生容
量が増加して、動作速度が低下するという問題もある。
【０００８】そこで、この発明の目的は、大規模な論理
回路を搭載したり論理回路とメモリ等とを混載したりし
ても歩留りの良い半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置は、同一半導体基板上に形成
されると共に,論理回路またはメモリ回路または論理回
路とメモリ回路とを組み合わせた回路から成る複数の基
本回路ブロックと、上記半導体基板上に形成されると共
に,複数の上記基本回路ブロックの夫々に設けられて,対
応する基本回路ブロックと他の基本回路ブロックとの間
の情報の送受信を行う入出力回路と、上記各入出力回路
に接続されて,上記入出力回路からの上記情報を表す信
号を他の入出力回路へ伝送するための伝送手段と、上記
基本回路ブロックおよび上記入出力回路の何れか一方に
設けられて,上記情報の送り先情報が外部から書き込み
および消去される送り先情報記憶手段を備えたことを特
徴としている。
【００１０】上記構成によれば、１つの半導体基板に、
入出力回路が設けられた基本回路ブロックが形成されて
いる。そして、上記基本回路ブロックおよび入出力回路
の何れか一方の送り先情報記憶手段に外部から送り先情
報が書き込まれ、上記入出力回路によって、伝送手段を
介して、当該基本回路ブロックからの情報を表す信号が
上記送り先情報に該当する他の基本回路ブロックに送信
される。したがって、上記基本回路ブロックからの情報
の送信先を目的に応じて適宜外部から設定することによ
って、処理する仕事の内容に応じて最適な論理回路が構
築される。
【００１１】さらに、外部から、上記情報の送り先を変
化させることによって、上記半導体基板に搭載された論
理回路全体の機能を変化させることができ、限られた回
路規模で多様な機能を効率よく持たせることが可能にな
る。さらに、上記情報の送り先を変更することによっ
て、不良の基本回路ブロックを休止状態にして他の基本
回路ブロックで代役させることができる。したがって、
上記半導体基板に搭載された基本回路ブロックに多少の
不良があったとしても、論理回路全体が不良となるのを
避けることができ、半導体装置の歩留りが大幅に向上す
る。
【００１２】尚、ここで言う入出力回路とは、出力回路
と入力回路とに分割されている回路をも含む概念であ
る。
【００１３】また、第１の実施例は、この発明の半導体
装置において、上記基本回路ブロックおよび上記入出力
回路の何れか一方に設けられて、自己を識別させるため
の自己識別情報が外部から書き込みおよび消去される自
己識別情報記憶手段を備えたことを特徴としている。
【００１４】この実施例によれば、例えば、不良の基本
回路ブロックを休止状態にして予備の基本回路ブロック
で代役させる場合には、不良の基本回路ブロックにおけ
る送り先情報記憶手段および自己識別情報記憶手段の内
容を上記予備の基本回路ブロックにコピーした後、不良
の基本回路ブロックの両情報記憶手段の内容を消去する
だけでよい。したがって、送り元の基本回路ブロックお
ける送り先情報記憶手段の内容を書き換えたり、総ての
予備の基本回路ブロックの自己識別情報を予め設定して
おく必要がなく、簡単に上記情報の伝送経路が変更され
る。
【００１５】また、第２の実施例は、この発明の半導体
装置において、少なくとも３個の上記入出力回路は上記
伝送手段を共有し、上記伝送手段を共有する入出力回路
は,上記情報の送受信を多重伝送方式による通信方法で
行うことを特徴としている。
【００１６】この実施例によれば、上記伝送手段を共有
する入出力回路の制御によって、上記伝送手段を共有し
ている上記基本回路ブロック間の情報の送信が混信する
ことなく行われる。したがって、上記共有される伝送手
段がメタル配線や光導波路である場合には、その配線を
大幅に簡略化することが可能となる。こうして、配線間
の寄生容量を減少させ、寄生容量による動作速度の低下
が緩和される。
【００１７】また、第３の実施例は、この発明の半導体
装置において、上記伝送手段は光導波路であり、上記伝
送される信号は変調された光信号であることを特徴とし
ている。
【００１８】この実施例によれば、変調された光信号が
光導波路を介して伝送されるので、メタル配線を介した
デジタル信号の伝送よりも高速な通信が可能となり、寄
生容量の問題も回避される。尚、ここで言う光とは、赤
外線および紫外線を含む概念である。
【００１９】また、第４の実施例は、この発明の半導体
装置において、上記伝送手段はアンテナであり、上記伝
送される信号は変調された電磁波信号であることを特徴
としている。
【００２０】この実施例によれば、変調された電磁波信
号がアンテナによって伝送されるので、メタル配線を介
したデジタル信号の伝送の場合に生ずる寄生容量の問題
が回避される。また、波長の短い電磁波を用いれば高速
通信が容易になる。したがって、上記基本回路ブロック
間の通信速度が上がり、上記半導体基板上に構築された
論理回路の動作の高速化が可能となる。
【００２１】また、第５の実施例は、この発明の半導体
装置において、上記各入出力回路は,上記情報の送受信
をＴＤＭＡ(Time Division Multiple Access：時分割多
元接続)方式による通信方法で行い、上記送り先情報記
憶手段には,上記送り先情報として,相手の基本回路ブロ
ックの識別符号が書き込まれ、上記自己識別情報記憶手
段には,上記自己識別情報として,自己の基本回路ブロッ
クの識別符号が書き込まれることを特徴としている。
【００２２】この実施例によれば、比較的小さな回路規
模の入出力回路によって多重伝送通信が可能になる。ま
た、上記半導体基板に搭載された論理回路全体の機能を
変化させたり、不良基本回路ブロックを休止させてその
機能を他の基本回路ブロックに割り振ることが、上記識
別符号に基づいて効率良く行われる。
【００２３】また、第６の実施例は、この発明の半導体
装置において、上記各入出力回路は,上記情報の送受信
をＣＤＭＡ(Code Division Multiple Access：符号分割
多元接続)方式による通信方法で行い、上記送り先情報
記憶手段には,上記送り先情報として,相手の基本回路ブ
ロックの拡散符号が書き込まれ、上記自己識別情報記憶
手段には,上記自己識別情報として,自己の基本回路ブロ
ックの拡散符号が書き込まれることを特徴としている。
【００２４】この実施例によれば、耐ノイズ性能の高い
多重伝送通信が可能になる。また、上記半導体基板に搭
載された論理回路全体の機能を変化させたり、不良基本
回路ブロックを休止させて機能を他の基本回路ブロック
に割り振ることが、上記拡散符号に基づいて効率良く行
われる。
【００２５】
【発明の実施の形態】以下、この発明を図示の実施の形
態により詳細に説明する。 ＜第１実施の形態＞図１は、本実施の形態の半導体装置
におけるブロック図である。図において、１は基本回路
ブロックであり、各基本回路ブロック１は、論理回路あ
るいはメモリ回路あるいは論理回路とメモリ回路等とが
混載された回路で構成されている。尚、各基本回路ブロ
ック１は、夫々同じ回路構成を有していてもよいし、異
なる回路構成を有していてもよい。
【００２６】上記各基本回路ブロック１には入出力回路
２が設けられており、各入出力回路２は共通の伝送線３
および分岐線４によって接続されている。そして、各基
本回路ブロック１は、入出力回路２を介して、他の基本
回路ブロック１と情報のやり取りを行なうことが可能に
なっている。尚、図１においては、入出力回路２によっ
て、他の基本回路ブロック１への情報の出力と他の基本
回路ブロック１からの情報の入力とを行なうようにして
いるが、図２に示すように、各基本回路ブロック１１に
は出力回路１２と入力回路１３とを設けて、伝送線１４
および分岐線１５を介した他の基本回路ブロック１１へ
の情報の出力と、伝送線１４および分岐線１５を介した
他の基本回路ブロック１１からの情報の入力とを、出力
回路１２と入力回路１３とで分離して行なうように構成
しても差し支えない。
【００２７】上記伝送線３,１４および分岐線４,１５
は、メタル配線でもよく光導波路であってもよい。尚、
伝送線３,１４および分岐線４,１５を光導波路とし、各
入出力回路２間の情報の伝送あるいは各出力回路１２,
入力回路１３間の情報の伝送を光によって行う場合に
は、電気による通信よりも高速な通信が可能となる。さ
らには、メタル配線とした場合に問題となる寄生容量は
発生しないという利点がある。
【００２８】ところで、上記入出力回路２あるいは出力
回路１２,入力回路１３によって行われる各基本回路ブ
ロック１,１１間の通信方式としては、例えばＴＤＭＡ
方式がある。ＴＤＭＡ方式は、各基本回路ブロック１,
１１毎に時間を割り振り、全ての基本回路ブロック１,
１１が同一周波数を用いて通信する方式である。この方
式を用いる場合には、全体を取りまとめる役割を果たす
基本回路ブロック１,１１を１つ設けておく必要がある
が、各入出力回路２あるいは各出力回路１２,入力回路
１３は比較的小さく構成することができる。
【００２９】また、上記各基本回路ブロック１,１１間
の通信方式としては、ＣＤＭＡ方式であってもよい。Ｃ
ＤＭＡ方式は、各基本回路ブロック１,１１毎に拡散符
号を割り振り、信号を拡散符号によって拡散変調して広
帯域変調信号に変換する。そして、受信側では、受信し
た広帯域変調信号を送信時に用いた拡散符号を用いて逆
拡散して、元の信号を得るのである。つまり、送信側の
基本回路ブロック１,１１は、受信側の基本回路ブロッ
ク１,１１の受信用の拡散符号を用いて拡散変調すれ
ば、特定の基本回路ブロック１,１１に対して信号を送
信することができるのである。このＣＤＭＡ方式を用い
た場合には、耐ノイズ性能を向上させることができる。
【００３０】各基本回路ブロック１,１１間の通信方式
としては、他にＦＤＭＡ（FrequencyDivision Multiple
Access：周波数分割多元接続)方式や、ＰＳＫ(Phase S
hiftKeying：位相変位変調)方式や、ＦＳＫ(Frequency
Shift Keying：周波数変位変調)方式や、ＡＳＫ(Amplit
ude Shift Keying：振幅変位変調)方式等を用いても差
し支えない。
【００３１】上記伝送線３,１４および分岐線４,１５が
メタル配線である場合には、デジタル信号または変調さ
れたデジタル信号または変調されたＲＦ(高周波)信号が
伝達される。また、伝送線３,１４および分岐線４,１５
が光導波路である場合には、変調された光(赤外線およ
び紫外線を含む)が伝達される。
【００３２】上記各基本回路ブロック１,１１が入出力
回路２あるいは出力回路１２を介して信号を送信する先
は可変になっている。その場合に、上記信号の送り先を
可変にする方法としては、例えば、各基本回路ブロック
１,１１内または各入出力回路２内または各出力回路１
２内にメモリ(図示せず)を設けて、このメモリに対して
信号の送り先を外部からプログラムする方法がある。
【００３３】図３は、上記各基本回路ブロック１,１１
が信号を送信する先を可変にした場合の信号の流れを模
式的に示したものである。例えば、外部から、基本回路
ブロックＡの上記メモリに対して信号の送り先として基
本回路ブロックＢとＣとをプログラムする一方、基本回
路ブロックＢとＣとの上記メモリに基本回路ブロックＤ
をプログラムすることによって、図３(a)に示すよう
に、基本回路ブロックＡからの信号を基本回路ブロック
ＢとＣとに並列に入力することができる。このように、
情報の送信先を目的に応じて適宜外部から設定すること
によって、処理する仕事の内容に応じて最適な論理回路
を構築することができる。また、回路全体の機能を上記
メモリに対するプログラムによって変化させることがで
き、限られた回路規模で多様な機能を効率よく持たせる
ことが可能になるのである。
【００３４】これに対して、従来のＬＳＩの場合には、
図７(a)に示すように、各回路ブロックＡ〜Ｄの役割は
固定され、信号の流れも固定されている。したがって、
回路全体の機能も固定され、機能変更する度に回路設計
を変更する必要がある。そのために、本実施の形態の半
導体装置に比して回路規模が大きくなってしまう場合が
生ずる。
【００３５】さらに、図３において、上記基本回路ブロ
ックＡのメモリにプログラムされた信号の送り先を、基
本回路ブロックＢから同じ機能を有する基本回路ブロッ
クＥに書き換える一方、基本回路ブロックＥの上記メモ
リに信号の送り先として基本回路ブロックＣをプログラ
ムすることによって、図３(b)に示すように、基本回路
ブロックＥを基本回路ブロックＢの代りに使用すること
が可能になる。すなわち、一部の基本回路ブロックに不
良が発生した場合、他の基本回路ブロックに代役をさせ
ることができるのである。こうすることによって、歩留
りを大幅に改善することが可能になる。
【００３６】これに対して、従来のＬＳＩの場合には、
図７(a)に示すように、各回路ブロックＡ〜Ｄの役割は
固定され、信号の流れも固定されている。したがって、
図７(b)に示すに、唯１つの回路ブロックＢが不良を起
こしただけで全体が不良となり、歩留りが低下する要因
になっている。
【００３７】一般に、ある回路をｎ分割した場合、夫々
の分割された回路の歩留りがＰだったとすると、回路を
分割しない時の歩留りはＰnとなる。例えば、１０個の
基本回路ブロックに分割された回路があり、各基本回路
ブロックの歩留りが９０％であるとすると、この回路全
体の歩留りは約３５％となる。一方、歩留りが９０％で
ある基本回路ブロックを例えば１１個作成しておき、こ
のうちの１０個を選んで回路を構成すればよいとする
と、この回路の歩留りは次のようになる。すなわち、１
１個の基本回路ブロックの総てが正常である確率はＰ11
であり、１０個の基本回路ブロックが正常で１個の基本
回路ブロックが不良である確率は11Ｃ1Ｐ1 0（１−Ｐ)1
であるから、基本回路ブロックを１１個作成しておき、
そのうち１０個以上が正常である確率はＰ11＋11Ｃ1Ｐ
10(１−Ｐ)1となる。その結果、この回路の歩留りは約
７０％となり、回路を分割しないときに比べて大幅に歩
留りを改善することができるのである。
【００３８】また、従来のＬＳＩにおいては、８個の回
路ブロック間で、図１に示すような配線を実現しようと
すると、１つの回路ブロックと他の７個の回路ブロック
の夫々とを互いに独立した伝送線で接続する必要があ
り、各回路ブロック間の配線が非常に複雑になる。とこ
ろが、本実施の形態の半導体装置によれば、各入出力回
路２間あるいは各出力回路１２,入力回路１３間での通
信方式として多重伝送方式(ＴＤＭＡ方式,ＣＤＭＡ方式
あるいはＦＤＭＡ方式)を用いた場合には、入出力回路
２あるいは出力回路１２の制御によって、全ての基本回
路ブロック１,１１からの信号を１本の伝送線を通して
混信することなく伝達できる。そのため、各入出力回路
２あるいは各出力回路１２から延びる分岐線４,１５お
よびそれに接続される伝送線３,１４は最低限１本あれ
ば足りる。したがって、配線を大幅に簡略化することが
できるのである。
【００３９】但し、上記各入出力回路２あるいは各出力
回路１２から延びる分岐線および伝送線は総て１本であ
る必要はなく、必要に応じて複数本設けてもよい。その
場合には、各入出力回路２間あるいは各出力回路１２,
入力回路１３間の実効的な伝送速度を上げることができ
るのである。また、上述したように、従来のＬＳＩにお
いては、配線の微細化および複雑化に伴って配線間の寄
生容量が増加しするため動作速度が低下するという問題
がある。ところが、本実施の形態における半導体装置に
おいては、配線の簡略化によってこのような問題を緩和
することができるのである。
【００４０】ところで、上記基本回路ブロック１,１１
間での通信方式としてＴＤＭＡ方式を用いる場合には、
各基本回路ブロック１,１１または各入出力回路２また
は各出力回路１２の識別コードを外部から書き換え可能
にしておく。また、全体を取りまとめる役割を果たす基
本回路ブロック１,１１には、全基本回路ブロック１,１
１に割り振られた識別コードが総て記憶されているの
で、これらを外部から書き換え可能にしておく。こうに
すれば、各基本回路ブロック１,１１の役割を変更した
り、役割を与えない(休止状態とする)ようにすることが
容易になる。すなわち、回路全体の機能をプログラムに
よって効率良く変化させたり、不良基本回路ブロックを
休止させて機能を他の基本回路ブロックに割り振って回
路全体の機能を保つことが容易にできるのである。
【００４１】また、上記基本回路ブロック１,１１間で
の通信方式としてＣＤＭＡ方式を用いる場合には、各基
本回路ブロック１,１１または各入出力回路２または各
出力回路１２における送信用の拡散符号と受信用の拡散
符号とを外部から書き換え可能にしておく。こうすれ
ば、各基本回路ブロック１,１１の役割を変更したり、
役割を与えない(休止状態とする)ようにすることが容易
になる。すなわち、回路全体の機能をプログラムによっ
て効率良く変化させたり、不良基本回路ブロックを休止
させて機能を他の基本回路ブロックに割り振って回路全
体の機能を保つことが容易にできるのである。
【００４２】上述したように、本実施の形態の半導体装
置においては、論理回路あるいはメモリ回路あるいは論
理回路とメモリ回路等とが混載された回路で構成された
各基本回路ブロック１,１１には、入出力回路２あるい
は出力回路１２,入力回路１３を設けている。また、各
入出力回路２間あるいは各出力回路１２,入力回路１３
間は、共通の伝送線３,１４および分岐線４,１５によっ
て接続されている。そして、各基本回路ブロック１,１
１は、入出力回路２あるいは出力回路１２を介して、他
の基本回路ブロック１,１１と情報のやり取りを行うよ
うにしている。その際に、各基本回路ブロック１,１１
内または各入出力回路２内または各出力回路１２内のメ
モリに信号の送り先を外部からプログラム可能にして、
このプログラムを変更することによって、信号を送る先
を可変にしている。
【００４３】したがって、処理する仕事の内容によって
最適な論理回路を構築することができる。また、回路全
体の機能を上記メモリに対するプログラムによって変化
させることができるので、限られた回路規模で多様な機
能を効率よく持たせることができる。さらに、上記メモ
リにプログラムされた信号の送り先を書き換えることに
よって、ある基本回路ブロックに不良が発生した場合に
他の基本回路ブロックに代役をさせることができ、歩留
りを大幅に改善してコストを削減することができる。
【００４４】尚、上述したように、上記信号の送り先を
外部からメモリにプログラム可能にする代りに、自己の
基本回路ブロックを識別させるための自己識別情報(Ｔ
ＤＭＡ方式であれば自己の識別コード、ＣＤＭＡ方式で
あれば自己の受信用の拡散符号)を外部からメモリにプ
ログラム可能にしても差し支えない。その場合における
上記メモリは、各基本回路ブロック１,１１内または各
入出力回路２内または各出力回路１２内に設ければよ
い。その場合には、不良となった基本回路ブロックの自
己識別情報を予備の基本回路ブロックのメモリにコピー
した後に、不良となった基本回路ブロックの自己識別情
報を消去することによって、上記予備の基本回路ブロッ
クが不良となった基本回路ブロックの代りの役目を果す
ことができるのである。
【００４５】その場合には、上記不良となった基本回路
ブロックに信号を送信していた送り元の基本回路ブロッ
クの送り先を書き換えたり、総ての予備の基本回路ブロ
ックの自己識別情報を予め割り当てておいたりする必要
はない。したがって、上記信号の送信経路を簡単に変更
することができるのである。
【００４６】その際に、他の基本回路ブロック１,１１
と情報のやり取りを、ＴＤＭＡ方式,ＣＤＭＡ方式ある
いはＦＤＭＡ方式の多重伝送方式によって行うようにす
れば、入出力回路２あるいは出力回路１２の制御によっ
て、混信することなく全ての基本回路ブロック１,１１
からの信号を１本の伝送線を介して伝達できる。したが
って、各入出力回路２間あるいは各出力回路１２,入力
回路１３間の伝送線３,１４および分岐線４,１５は最低
限１本あればよく、配線を大幅に簡略化することができ
る。その結果、配線の微細化および複雑化に伴う配線間
の寄生容量の増加を緩和して、動作速度の低下を抑制す
ることができる。
【００４７】また、上記伝送線３,１４および分岐線４,
１５を光導波路で構成することによって、赤外線及び紫
外線を含む変調された光で信号を伝達できる。したがっ
て、電気による通信よりも高速な通信が可能となり、メ
タル配線の場合に問題となる寄生容量を発生しないよう
にできる。
【００４８】尚、上記実施の形態においては、各基本回
路ブロック１,１１間の情報のやり取りを、各入出力回
路２間あるいは各出力回路１２,入力回路１３間を接続
する伝送線３,１４および分岐線４,１５を介して行って
いる。しかしながら、図４に示すように、上記伝送線を
排除し、各基本回路ブロック２１間の情報のやり取り
を、入出力回路２２とアンテナ２３とを介して、変調さ
れた電磁波で行うようにしても差し支えない。この場
合、無配線で各基本回路ブロック２１間の通信を行うこ
とができ、伝送線３,１４および分岐線４,１５をメタル
配線で構成した場合に問題となる寄生容量は発生しない
という利点がある。
【００４９】＜第２実施の形態＞図５は、本実施の形態
における半導体装置の断面図である。本実施の形態にお
ける半導体装置は、上記第１実施の形態における半導体
装置を、１つの半導体基板上に形成したものである。以
下、図５に従って、本実施の形態における半導体装置に
ついて説明する。
【００５０】基本回路ブロック３１と入出力回路３２と
は、半導体基板３４上に形成されている。そして、各基
本回路ブロック３１は、入出力回路３２を介して、層間
絶縁膜３５上に形成された伝送線３３に分岐線３７によ
って接続されており、全体は保護膜３６によって覆われ
ている。ここで、基本回路ブロック３１,入出力回路３
２,伝送線３３および分岐線３７は、第１実施の形態に
おける基本回路ブロック１,入出力回路２,伝送線３およ
び分岐線４と同じ構成を有している。但し、基本回路ブ
ロック３１と入出力回路３２とにはローカル配線が含ま
れているものとする。
【００５１】上記各入出力回路３２を接続する伝送線３
３は、基本回路ブロック３１および入出力回路３２と層
間絶縁膜３５によって分離されており、上層メタル配線
として形成されている。そして、伝送線３３は、層間絶
縁膜３５に開口されたコンタクト孔を通して、分岐線３
７によって入出力回路３２に接続されている。
【００５２】本実施の形態における半導体装置によれ
ば、上記第１実施の形態において説明したように、限ら
れた規模の回路で多様な機能を実現したり、歩留りを大
幅に改善してコストを低減することができる。また、配
線を著しく簡略化することによって、配線間の寄生容量
を低減して高速動作が可能となる。また、本実施の形態
における半導体装置は、従来のＬＳＩプロセス技術を用
いて形成することができると言う利点を有している。
【００５３】＜第３実施の形態＞図６は、本実施の形態
における半導体装置の断面図である。本実施の形態にお
ける半導体装置は、上記第２実施の形態における半導体
装置とは、各基本回路ブロック間の通信を電磁波で行う
点が異なる。以下、図６に従って、本実施の形態におけ
る半導体装置について説明する。
【００５４】基本回路ブロック４１と入出力回路４２と
は、半導体基板４４上に形成されている。そして、半導
体基板４４上全面が保護膜４５によって覆われている。
ここで、基本回路ブロック４１および入出力回路４２
は、第１実施の形態における基本回路ブロック１および
入出力回路２と同じ構成を有している。但し、基本回路
ブロック４１と入出力回路４２とにはローカル配線が含
まれているものとする。
【００５５】上記保護膜４５上における各入出力回路４
２に対応する位置にはアンテナ４３が形成されており、
各アンテナ４３と入出力回路４２とは、保護膜４５に形
成されたコンタクト孔４６を介して配線によって接続さ
れている。アンテナ４３からは、入出力回路４２によっ
て基本回路ブロック４１からの信号で変調された電磁波
が、他の基本回路ブロック４１に対して送信される。ま
た、このアンテナ４３によって、他の基本回路ブロック
４１からの電磁波が受信される。
【００５６】本実施の形態における半導体装置によれ
ば、上記第１実施の形態において説明したように、限ら
れた規模の回路で多様な機能を実現したり、歩留りを大
幅に改善してコストを低減することができる。また、通
信に電磁波を用いるためにメタル配線の場合に問題とな
る寄生容量は発生せず、高速動作が可能となる。また、
波長の短い電磁波を用いれば高速通信が容易である。し
たがって、基本回路ブロック４１間の通信速度を上げる
ことができ、動作の高速化が可能になる。
【００５７】尚、使用する電磁波が赤外線や光等のよう
に波長が短い場合には、各入出力回路４２間を、第２実
施の形態の場合と同様に、光導波路で接続すればよい。
【００５８】上記第２実施の形態および第３実施の形態
においては、夫々の基本回路ブロック３１,４１に入出
力回路３２,４２を設けた場合を例に説明している。し
かしながら、この発明はこれに限定されるものではな
く、出力回路と入力回路と個別にを設けても一向に差し
支えない。
【００５９】
【発明の効果】以上より明らかなように、第１の発明の
半導体装置は、複数の基本回路ブロックと各基本回路ブ
ロックに設けられた入出力回路とを同一の半導体基板上
に形成し、上記基本回路ブロックおよび入出力回路の何
れか一方に、外部から送り先情報が書き込み・消去され
る送り先情報記憶手段を設けたので、上記送り先情報に
基づいて、上記基本回路ブロックからの情報の送り先を
容易に指定・変更・取り消しすることができる。したがっ
て、上記送信先を目的に応じて適宜外部から設定するこ
とによって、処理する仕事の内容に応じて最適な論理回
路を構築することができる。
【００６０】さらに、上記送り先を変化させることによ
って、限られた回路規模で多様な機能を効率よく持たせ
ることが可能になる。また、上記送り先を変更すること
によって、不良基本回路ブロックを休止状態にし、その
機能を他の基本回路ブロックで代行させて論理回路全体
が不良になるのを避けることができ、半導体装置の歩留
りを大幅に向上できる。
【００６１】すなわち、この発明によれば、限られた規
模の回路において多様な機能を持たせることができて、
歩留りを大幅に向上させることが可能になるのである。
【００６２】また、第１の実施例の半導体装置は、上記
基本回路ブロックおよび入出力回路の何れか一方に、外
部から自己識別情報が書き込み・消去される自己識別情
報記憶手段を設けたので、不良の基本回路ブロックを休
止状態にして予備の基本回路ブロックで代役させる場合
には、不良の基本回路ブロックの送り先情報および自己
識別情報を上記予備の基本回路ブロックにコピーした
後、不良の基本回路ブロックの両情報を消去するだけで
よい。したがって、送り元の基本回路ブロックおける送
り先情報を書き換えたり、総ての予備の基本回路ブロッ
クに予め自己識別情報を割り当てておいたりする必要が
なく、上記情報の伝送経路を簡単に変更できる。
【００６３】また、第２の実施例の半導体装置は、少な
くとも３個の上記入出力回路で上記伝送手段を共有し、
上記伝送手段を共有する入出力回路は情報の送受信を多
重伝送方式によって行うので、上記伝送手段を共有して
いる基本回路ブロック間の情報の送信を混信することな
く行うことができる。したがって、上記共有される伝送
手段がメタル配線や光導波路である場合にはその配線を
大幅に簡略化でき、配線間の寄生容量を減少させ、寄生
容量による動作速度の低下を緩和することができる。
【００６４】また、第３の実施例の半導体装置は、上記
伝送手段を光導波路で成し、上記伝送される信号を変調
された光信号としたので、メタル配線を介したデジタル
信号の伝送よりも高速な通信を行うことができ、寄生容
量の問題も回避できる。
【００６５】また、第４の実施例の半導体装置は、上記
伝送手段をアンテナで成し、上記伝送される信号を変調
された電磁波信号としたので、メタル配線を介したデジ
タル信号の伝送の場合に生ずる寄生容量の問題を回避す
ることができる。また、波長の短い電磁波を用いれば高
速通信が容易になり、上記基本回路ブロック間の通信速
度を上げることができる。したがって、上記半導体基板
上に構築された論理回路の動作を高速化することができ
る。
【００６６】また、第５の実施例の半導体装置は、上記
各入出力回路での情報の送受信をＴＤＭＡ方式によって
行い、上記送り先情報として相手の識別符号を用いる一
方、上記自己識別情報として自己の識別符号を用いるの
で、比較的小さな回路規模の入出力回路で多重伝送通信
を実現できる。さらに、上記半導体基板に搭載された論
理回路全体の機能の変化や、不良基本回路ブロックの休
止および他の基本回路ブロックへの機能の割り振りを、
上記識別符号に基づいて効率良く行うことができる。
【００６７】また、第６の実施例の半導体装置は、上記
各入出力回路での情報の送受信をＣＤＭＡ方式によって
行い、上記送り先情報として相手の基本回路ブロックの
拡散符号を用いる一方、上記自己識別情報として自己の
基本回路ブロックの拡散符号を用いるので、耐ノイズ性
能の高い多重伝送通信を実現できる。さらに、上記半導
体基板に搭載された論理回路全体の機能の変化や、不良
基本回路ブロックの休止および他の基本回路ブロックへ
の機能の割り振りを、上記拡散符号に基づいて効率良く
行うことができる。
【図面の簡単な説明】
【図１】 この発明の半導体装置におけるブロック図で
ある。
【図２】 図１とは異なる半導体装置のブロック図であ
る。
【図３】 各基本回路ブロックからの信号の送信先を可
変にした場合の信号の流れを示す図である。
【図４】 図１及び図２とは異なる半導体装置のブロッ
ク図である。
【図５】 図１,図２及び図４とは異なる半導体装置の
断面図である。
【図６】 図１,図２,図４及び図５とは異なる半導体装
置の断面図である。
【図７】 従来のＬＳＩにおける各回路ブロック間の信
号の流れを示す図である。
【符号の説明】
１,１１,２１,３１,４１…基本回路ブロック、 ２,２２,３２,４２…入出力回路、 ３,１４,３３…伝送線、 ４,１５,３７…分岐線、 １２…出力回路、 １３…入力回路、 ２３,４３…アンテナ、 ３４,４４…半導体基板、 ３５…層間絶縁膜、 ３６,４５…保護膜、 ４６…コンタクト孔。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 柴田 晃秀 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 柿本 誠三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F038 CD05 CD11 DF01 DF04 DF11 EZ20

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 同一半導体基板上に形成されると共に、
    論理回路またはメモリ回路または論理回路とメモリ回路
    とを組み合わせた回路から成る複数の基本回路ブロック
    と、 上記半導体基板上に形成されると共に、複数の上記基本
    回路ブロックの夫々に設けられて、対応する基本回路ブ
    ロックと他の基本回路ブロックとの間の情報の送受信を
    行う入出力回路と、 上記各入出力回路に接続されて、上記入出力回路からの
    上記情報を表す信号を他の入出力回路へ伝送するための
    伝送手段と、 上記基本回路ブロックおよび上記入出力回路の何れか一
    方に設けられて、上記情報の送り先情報が外部から書き
    込みおよび消去される送り先情報記憶手段を備えたこと
    を特徴とする半導体装置。
  2. 【請求項２】 請求項１に記載の半導体装置において、 上記基本回路ブロックおよび上記入出力回路の何れか一
    方に設けられて、自己を識別させるための自己識別情報
    が外部から書き込みおよび消去される自己識別情報記憶
    手段を備えたことを特徴とする半導体装置。
  3. 【請求項３】 請求項１あるいは請求項２に記載の半導
    体装置において、 少なくとも３個の上記入出力回路は上記伝送手段を共有
    し、 上記伝送手段を共有する入出力回路は、上記情報の送受
    信を多重伝送方式による通信方法で行うことを特徴とす
    る半導体装置。
  4. 【請求項４】 請求項１乃至請求項３の何れか一つに記
    載の半導体装置において、 上記伝送手段はメタル配線であり、上記伝送される信号
    はデジタル信号,変調されたデジタル信号および変調さ
    れた高周波信号の少なくとも１つであることを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項１乃至請求項３の何れか一つに記
    載の半導体装置において、 上記伝送手段は光導波路であり、上記伝送される信号は
    変調された光信号であることを特徴とする半導体装置。
  6. 【請求項６】 請求項１あるいは請求項２に記載の半導
    体装置において、 上記伝送手段はアンテナであり、上記伝送される信号は
    変調された電磁波信号であることを特徴とする半導体装
    置。
  7. 【請求項７】 請求項２乃至請求項６の何れか一つに記
    載の半導体装置において、 上記各入出力回路は、上記情報の送受信を時分割多元接
    続方式による通信方法で行い、 上記送り先情報記憶手段には、上記送り先情報として、
    相手の基本回路ブロックの識別符号が書き込まれ、 上記自己識別情報記憶手段には、上記自己識別情報とし
    て、自己の基本回路ブロックの識別符号が書き込まれる
    ことを特徴とする半導体装置。
  8. 【請求項８】 請求項２乃至請求項６の何れか一つに記
    載の半導体装置において、 上記各入出力回路は、上記情報の送受信を符号分割多元
    接続方式による通信方法で行い、 上記送り先情報記憶手段には、上記送り先情報として、
    相手の基本回路ブロックの拡散符号が書き込まれ、 上記自己識別情報記憶手段には、上記自己識別情報とし
    て、自己の基本回路ブロックの拡散符号が書き込まれる
    ことを特徴とする半導体装置。
JP2001040013A 2001-02-16 2001-02-16 半導体装置 Expired - Fee Related JP4786805B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2001040013A JP4786805B2 (ja) 2001-02-16 2001-02-16 半導体装置
US10/467,808 US7711012B2 (en) 2001-02-16 2002-02-13 Semiconductor device
PCT/JP2002/001184 WO2002065550A1 (fr) 2001-02-16 2002-02-13 Dispositif semi-conducteur
KR1020037010778A KR100583344B1 (ko) 2001-02-16 2002-02-13 반도체 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001040013A JP4786805B2 (ja) 2001-02-16 2001-02-16 半導体装置

Publications (2)

Publication Number Publication Date
JP2002246544A true JP2002246544A (ja) 2002-08-30
JP4786805B2 JP4786805B2 (ja) 2011-10-05

Family

ID=18902697

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001040013A Expired - Fee Related JP4786805B2 (ja) 2001-02-16 2001-02-16 半導体装置

Country Status (4)

Country Link
US (1) US7711012B2 (ja)
JP (1) JP4786805B2 (ja)
KR (1) KR100583344B1 (ja)
WO (1) WO2002065550A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015516733A (ja) * 2012-03-28 2015-06-11 ゼットティーイー コーポレイション マルチチャネル同期並列伝送の実現方法及びシステム
JP2015194504A (ja) * 2010-07-01 2015-11-05 ニューポート・コーポレイションＮｅｗｐｏｒｔ Ｃｏｒｐｏｒａｔｉｏｎ 光多重分離システム

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4687621B2 (ja) * 2006-09-08 2011-05-25 日立電線株式会社 スイッチ機能付通信モジュール及び通信装置
KR101011029B1 (ko) * 2008-05-08 2011-01-26 오메가 비젼 주식회사 귀의 피부 관찰용 디지털 카메라

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313061A (ja) * 1997-05-14 1998-11-24 Hitachi Ltd 半導体集積回路
JP2002073531A (ja) * 2000-05-26 2002-03-12 Agere Systems Guardian Corp フィールドプログラマブルゲートアレイ（ｆｐｇａ）におけるマルチマスタ・マルチスレーブシステムバス

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6120348A (ja) * 1984-07-06 1986-01-29 Hitachi Ltd Ｌｓｉ集合体
JPS61265831A (ja) * 1985-05-20 1986-11-25 Fujitsu Ltd ウエハ集積回路装置
JPS63183684A (ja) * 1987-01-26 1988-07-29 Nec Corp 半導体装置
JPS6428937A (en) * 1987-07-24 1989-01-31 Nec Corp Integrated circuit
JPH0510911Y2 (ja) 1987-08-11 1993-03-17
EP0541288B1 (en) * 1991-11-05 1998-07-08 Fu-Chieh Hsu Circuit module redundacy architecture
JPH06274459A (ja) 1993-03-17 1994-09-30 Hitachi Ltd 半導体集積回路装置
US5590297A (en) * 1994-01-04 1996-12-31 Intel Corporation Address generation unit with segmented addresses in a mircroprocessor
US5535419A (en) * 1994-05-27 1996-07-09 Advanced Micro Devices Sytem and method for merging disk change data from a floppy disk controller with data relating to an IDE drive controller
WO1997035317A1 (fr) * 1996-03-21 1997-09-25 Hitachi, Ltd. Processeur a memoire dram integree
US6260101B1 (en) * 1997-03-07 2001-07-10 Advanced Micro Devices, Inc. Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices
JP2000030483A (ja) * 1998-07-15 2000-01-28 Mitsubishi Electric Corp 大規模メモリ用ｂｉｓｔ回路
JP2000148716A (ja) * 1998-11-16 2000-05-30 Hitachi Ltd 半導体集積回路
US6550020B1 (en) * 2000-01-10 2003-04-15 International Business Machines Corporation Method and system for dynamically configuring a central processing unit with multiple processing cores
TW504694B (en) * 2000-01-12 2002-10-01 Hitachi Ltd Non-volatile semiconductor memory device and semiconductor disk device
CN100446410C (zh) * 2000-10-16 2008-12-24 鲁道夫·施瓦脱 检测与处理信号波的方法与装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10313061A (ja) * 1997-05-14 1998-11-24 Hitachi Ltd 半導体集積回路
JP2002073531A (ja) * 2000-05-26 2002-03-12 Agere Systems Guardian Corp フィールドプログラマブルゲートアレイ（ｆｐｇａ）におけるマルチマスタ・マルチスレーブシステムバス

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015194504A (ja) * 2010-07-01 2015-11-05 ニューポート・コーポレイションＮｅｗｐｏｒｔ Ｃｏｒｐｏｒａｔｉｏｎ 光多重分離システム
JP2015516733A (ja) * 2012-03-28 2015-06-11 ゼットティーイー コーポレイション マルチチャネル同期並列伝送の実現方法及びシステム
US9503230B2 (en) 2012-03-28 2016-11-22 Zte Corporation Method and system for implementing synchronous parallel transmission over multiple channels

Also Published As

Publication number Publication date
JP4786805B2 (ja) 2011-10-05
US20040065901A1 (en) 2004-04-08
KR20030078923A (ko) 2003-10-08
KR100583344B1 (ko) 2006-05-24
WO2002065550A1 (fr) 2002-08-22
US7711012B2 (en) 2010-05-04

Similar Documents

Publication Publication Date Title
CA2589174C (en) Joint ic card and wireless transceiver module for mobile communication equipment
JP2004086906A (ja) 分割されたシステムデータバスに連結されるメモリモジュールを具備する半導体メモリシステム
CN100442525C (zh) 单元、标准单元、使用标准单元的布局方法和半导体集成电路
US20050180454A1 (en) Dual-mode mobile terminal having a mode switching circuit
KR100756094B1 (ko) 신호 전송 장치
KR19990035856A (ko) Ｉ/Ｏ 핀이 ｎ 이하인 ｎ-비트 데이타 버스폭을 갖는 마이크로 콘트롤러와 그 방법
JP2002246544A (ja) 半導体装置
JPH10256478A (ja) 半導体集積回路装置
CN101299640A (zh) 数据发送装置、接收装置、方法以及数据发送接收系统
WO2020189064A1 (ja) ソフトウェア無線機
JP2009545904A (ja) バス相互接続デバイスおよび前記バス相互接続デバイスを含むデータ処理装置
US7664891B2 (en) Modular data transfer architecture
JP4758030B2 (ja) 半導体装置
CN105224497A (zh) 串行接口可扩展的处理装置及方法
JPS5987537A (ja) 優先度をもつデ−タの制御回路
CN109982506A (zh) 一种佩戴设备
US7426369B2 (en) Bluetooth appliance having non-memory programmable identification address storing device and telecommunication method thereof
US20030162531A1 (en) Wireless communication device, wireless communication system, and device configuring method for information processing system
US20230008889A1 (en) Multidrop optical input/output module
JPH07319515A (ja) プログラマブルコントローラの分散制御システム
JP3550988B2 (ja) 論理回路の機能ブロック間通信方法
JPH0263162A (ja) 集積回路の機能変更法
JP2007037001A (ja) 信号処理回路および方法、並びに情報処理装置
JPH04264854A (ja) 通信装置
JPH0320903B2 (ja)

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071026

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110712

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110714

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees