JPS61265831A - ウエハ集積回路装置 - Google Patents
ウエハ集積回路装置Info
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- JPS61265831A JPS61265831A JP10782385A JP10782385A JPS61265831A JP S61265831 A JPS61265831 A JP S61265831A JP 10782385 A JP10782385 A JP 10782385A JP 10782385 A JP10782385 A JP 10782385A JP S61265831 A JPS61265831 A JP S61265831A
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- JP
- Japan
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- block
- blocks
- wafer
- circuit
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- Pending
Links
- 238000012360 testing method Methods 0.000 description 13
- 230000002950 deficient Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ウェハ集積回路装置であって、搭載すべき全体のシステ
ムを分割したブロックをそれぞれ重複して備えるゾーン
がウエノ）上に形成され、該ゾーン内に含まれる重複し
たブロックの人、出力側をそれぞれ共通の人、出力バス
ラインに接続し、該出力バスラインは次段のゾーンの入
力バスラインに接続し、ゾーン内のブロックの選択を各
ゾーン毎に設置したレジスタの出力により行なう。
ムを分割したブロックをそれぞれ重複して備えるゾーン
がウエノ）上に形成され、該ゾーン内に含まれる重複し
たブロックの人、出力側をそれぞれ共通の人、出力バス
ラインに接続し、該出力バスラインは次段のゾーンの入
力バスラインに接続し、ゾーン内のブロックの選択を各
ゾーン毎に設置したレジスタの出力により行なう。
本発明は、ウェハ全面に集積回路を形成することにより
、高速化、高信頼化及び低コスト化を図ったウェハ集積
回路に関する。
、高速化、高信頼化及び低コスト化を図ったウェハ集積
回路に関する。
従来のウェハ集積回路においては、全システムを幾つか
のサブブロックに分割し、更にこのサブブロック全重複
して形成しておき、その中から良品を選択して結線する
ことによ）全システムを構成していた。
のサブブロックに分割し、更にこのサブブロック全重複
して形成しておき、その中から良品を選択して結線する
ことによ）全システムを構成していた。
この良品の選択のために、サブブロックの周囲にテスト
用のパッドを設け、グローバの針をこれに当ててチェッ
クを行なっていた。
用のパッドを設け、グローバの針をこれに当ててチェッ
クを行なっていた。
ところが、このような方法では、グコーバの針をあてる
ためにパッドの大きさが３０μ鴨Ｘ ３０ ｊＩｍ以上
必袂なことと、１ブロツク当シのパッド数が１００ケを
越えることにより、クエへ面積が有効に使えない。また
、異なるブロックのチェック毎に、その都反針先とパッ
ド間の位置合せが必要となシ、チェックのための時間が
増大する。
ためにパッドの大きさが３０μ鴨Ｘ ３０ ｊＩｍ以上
必袂なことと、１ブロツク当シのパッド数が１００ケを
越えることにより、クエへ面積が有効に使えない。また
、異なるブロックのチェック毎に、その都反針先とパッ
ド間の位置合せが必要となシ、チェックのための時間が
増大する。
そのため１本発明は、ウェハ集積回路におｉて、このよ
うなテスト用のパッドを不要となし、ウェハ面積の有効
利用を図シ、さらに、テストするグロックの選択を電気
的に行なうことにょシ、テスト時間の短縮を図るもので
るる。
うなテスト用のパッドを不要となし、ウェハ面積の有効
利用を図シ、さらに、テストするグロックの選択を電気
的に行なうことにょシ、テスト時間の短縮を図るもので
るる。
本発明においては、特に第２図に示すごとく、ウェハ１
に搭載する全体のシステムをブロックに分割しくＢ＋・
・・Ｂ％）、このブロックを重複して形成したシー７内
で、各ブロックの入力側を共通の入力バスラインに接続
し、且つ出力も共通のパスラインに接続し、出力パスラ
インは次段のゾーンの入力バスラインに接続し、各ゾー
ンに一組のシフトレジスタを設置してこの出力によりゾ
ー／内のブロックを選択し、各７７トレジスタを直列に
接続してウェハ外部から各レジスタにデータをロード出
来るようにする。
に搭載する全体のシステムをブロックに分割しくＢ＋・
・・Ｂ％）、このブロックを重複して形成したシー７内
で、各ブロックの入力側を共通の入力バスラインに接続
し、且つ出力も共通のパスラインに接続し、出力パスラ
インは次段のゾーンの入力バスラインに接続し、各ゾー
ンに一組のシフトレジスタを設置してこの出力によりゾ
ー／内のブロックを選択し、各７７トレジスタを直列に
接続してウェハ外部から各レジスタにデータをロード出
来るようにする。
上記によれは、ウェハの各ゾーン内の各ブロックの試験
時に、シフトレジスタのデータに応じてゾーン内のブロ
ックｔ−１つずつ選択してブロック間の結線を行なって
入力バスと出力バスの関係をチェックすることによりテ
ストを行なう。このようにして良品ブロックを選択後、
その良品のデータを外部記憶装置に記憶しておき、シス
テムの使用時に、記憶されている良品選択データをシフ
トレジスタに入力してグー７のシフトレジスタの値によ
υ良品ブロックを選択し、バス配線を生かして必要なブ
ロック間結線を行なって行く。
時に、シフトレジスタのデータに応じてゾーン内のブロ
ックｔ−１つずつ選択してブロック間の結線を行なって
入力バスと出力バスの関係をチェックすることによりテ
ストを行なう。このようにして良品ブロックを選択後、
その良品のデータを外部記憶装置に記憶しておき、シス
テムの使用時に、記憶されている良品選択データをシフ
トレジスタに入力してグー７のシフトレジスタの値によ
υ良品ブロックを選択し、バス配線を生かして必要なブ
ロック間結線を行なって行く。
第２図はウェハ１でのゾーンのレイアウトを表わしてお
シ、ゾーン２．５等は複数の同一回路ブロックから成）
、各ゾーンから良品のブロックを１ケずつ選択して、こ
れらを結線することにょシフステムが構成される。
シ、ゾーン２．５等は複数の同一回路ブロックから成）
、各ゾーンから良品のブロックを１ケずつ選択して、こ
れらを結線することにょシフステムが構成される。
第６図は各ゾーンの内容を示しておｆｉ、１．〜１ｄ、
４α〜４ｄはゾーン２，３内の各回路ブロックを示し、
１８〜１ｄ及び４８〜４ｂはそれぞれ同一構成の回路ブ
ロックでめる。すなわち、本実施例ではブロックの重複
度は４としている。
４α〜４ｄはゾーン２，３内の各回路ブロックを示し、
１８〜１ｄ及び４８〜４ｂはそれぞれ同一構成の回路ブ
ロックでめる。すなわち、本実施例ではブロックの重複
度は４としている。
第１図は本発明の実施例のシー７３，４の部分の拡大平
面図でめる。図において、第５図と同部分には同一番号
で指示して６シ、第１図において、シー７５内の回路ブ
ロック１８〜１ｄは入力回路は −全部並列に結線さ
れ、出力回路も全部並列に結線されておシ、シー７４内
においても同様に並列に結線されている。そして、第１
図では並列結線された１ａ〜１ｄの入力回路はパスライ
ン７ａ〜７ｃに接続し、出力回路はパスライン５６〜５
ｃに接続している。一方ゾー７４内の回路ブロック４α
〜４ｄの並列結線された入力回路はパスライン５ａ〜５
ｃに接続し、出力回路はバスライフ ６．〜６ｃに接続
している。８Ｇ〜８＃は入力パッドでパスライン７６〜
７６に接続し、９ａ〜９６は出力パッドでパスライン６
Ｇ〜６ｏに接続している。
面図でめる。図において、第５図と同部分には同一番号
で指示して６シ、第１図において、シー７５内の回路ブ
ロック１８〜１ｄは入力回路は −全部並列に結線さ
れ、出力回路も全部並列に結線されておシ、シー７４内
においても同様に並列に結線されている。そして、第１
図では並列結線された１ａ〜１ｄの入力回路はパスライ
ン７ａ〜７ｃに接続し、出力回路はパスライン５６〜５
ｃに接続している。一方ゾー７４内の回路ブロック４α
〜４ｄの並列結線された入力回路はパスライン５ａ〜５
ｃに接続し、出力回路はバスライフ ６．〜６ｃに接続
している。８Ｇ〜８＃は入力パッドでパスライン７６〜
７６に接続し、９ａ〜９６は出力パッドでパスライン６
Ｇ〜６ｏに接続している。
９．１０はシフトレジスタでオシ、直列に接続しておシ
、シフトレジスタ９の各ビットの出力は、ブロックセレ
クト信号１ｉ１１ａ〜１１ａ を介してゾーン５内の各
ブロック１Ｇ〜１ｄに接続している。またシフトレジス
タ１０の各ピットの出力は、ブロックセレクト信号＠１
２ａ〜１２ａでゾーン４内の各ブロック４６〜４ｄＫ接
続している。
、シフトレジスタ９の各ビットの出力は、ブロックセレ
クト信号１ｉ１１ａ〜１１ａ を介してゾーン５内の各
ブロック１Ｇ〜１ｄに接続している。またシフトレジス
タ１０の各ピットの出力は、ブロックセレクト信号＠１
２ａ〜１２ａでゾーン４内の各ブロック４６〜４ｄＫ接
続している。
以上では、ゾーンが３，４０２ケの場合を示したが、実
際には多数のブロックが同様に結線される。
際には多数のブロックが同様に結線される。
上記実施例の構成において、まずウェハ集積回路の試験
の手順を示す。
の手順を示す。
■ シフトレジスタ９，１０にゾーン５．４内のブロッ
クを選択するブロックセレクト信号を与える。
クを選択するブロックセレクト信号を与える。
一方この時、他のシフトレジスタ（例えば図示しない前
段のシフトレジスタ８及び後段の図示しないシフトレジ
スタ１１）は非選択信号をロードする。
段のシフトレジスタ８及び後段の図示しないシフトレジ
スタ１１）は非選択信号をロードする。
■ シフトレジスタ９からのブロックセレクト信号は１
１ａ〜１１．を介してブロック１ｃＬ〜１ｄに並列に供
給され、この内１つのブロックがパスラインに接続され
る。このブロックの選択は、１１ａ〜１１ａの３ビツト
の信号を各ブロックでデコードすることにより行なう。
１ａ〜１１．を介してブロック１ｃＬ〜１ｄに並列に供
給され、この内１つのブロックがパスラインに接続され
る。このブロックの選択は、１１ａ〜１１ａの３ビツト
の信号を各ブロックでデコードすることにより行なう。
その際、例えば４つのブロック或は、これと異なる構成
で、ブロックセレクト信号を４ビツトとして各ブロック
宛に１ビツトずつ接続するようにして、そのいずれか１
つのブロックが選択されるか、全てのブロックが非選択
になるようにしても良い。
で、ブロックセレクト信号を４ビツトとして各ブロック
宛に１ビツトずつ接続するようにして、そのいずれか１
つのブロックが選択されるか、全てのブロックが非選択
になるようにしても良い。
シフトレジスタ１０からのブロックセレクト信号も１２
α〜１２ａ を介してシー７４内のいずれか１つのブロ
ックを選択し、パスラインに接続する。
α〜１２ａ を介してシー７４内のいずれか１つのブロ
ックを選択し、パスラインに接続する。
今、ゾーン３で１ａのブロックが、又ゾーン４で４Ｌｓ
のブロックが選択されると、１Ｇは入力回路はパスライ
ン７、〜７Ｃに接続され、出力回路はパスライン５６〜
５６に接続され、４ｄは入力回路はパスライン５Ｇ〜５
ｃＫ接続され、出力回路は６８〜６ｃに接続される。
のブロックが選択されると、１Ｇは入力回路はパスライ
ン７、〜７Ｃに接続され、出力回路はパスライン５６〜
５６に接続され、４ｄは入力回路はパスライン５Ｇ〜５
ｃＫ接続され、出力回路は６８〜６ｃに接続される。
■ このとき、前述のように他のゾーンは非選択の状態
にあるから、これらの影響は全くない。入力パッド８Ｇ
〜８６から信号を入力し、パッド９８〜９６から出力信
号を得、入カバスフａ〜７ｃと出力バス６ａ〜６ｏＯ関
係をチェックすることによりテストを行りことができる
。
にあるから、これらの影響は全くない。入力パッド８Ｇ
〜８６から信号を入力し、パッド９８〜９６から出力信
号を得、入カバスフａ〜７ｃと出力バス６ａ〜６ｏＯ関
係をチェックすることによりテストを行りことができる
。
以上のようなテストを上記■のブロックの選択を頴列組
合せ的に行なうことにより良品ブロックを見出す。
合せ的に行なうことにより良品ブロックを見出す。
■ 上記■におけるブロックのテストの情報を適当な外
部の記憶装置に格納する。
部の記憶装置に格納する。
■ ウェハ外部の記憶装置から、前記で格納されている
各ゾーンの各ブロックのデータを各７７トレジスタにロ
ードし、例えば第１図ではシフトレジスタ９及び１０の
各ビットの出力の１１α、 １１＆。
各ゾーンの各ブロックのデータを各７７トレジスタにロ
ードし、例えば第１図ではシフトレジスタ９及び１０の
各ビットの出力の１１α、 １１＆。
１１、及び１２ａ、 １２Ｌ １２６により、ゾーン３
の良品ブロック１Ｇ及びシー７４の良品ブロック４ｃＬ
が選択され、それぞれ１ａの入力回路が入力バスライン
７ａ〜７６に、その出力回路がパスライン５ａ〜５Ｇに
接続され、４Ｇの入力回路がパスライン５５〜５ｃに、
その出力回路がパスライン６α〜６Ｇに接続された２段
の集積回路が出来上がる。
の良品ブロック１Ｇ及びシー７４の良品ブロック４ｃＬ
が選択され、それぞれ１ａの入力回路が入力バスライン
７ａ〜７６に、その出力回路がパスライン５ａ〜５Ｇに
接続され、４Ｇの入力回路がパスライン５５〜５ｃに、
その出力回路がパスライン６α〜６Ｇに接続された２段
の集積回路が出来上がる。
以上一実施例を示したが、本発明は種々変更が可能でア
シ、例えば、第２図の回路では、シフトレジスタ全部ｔ
−直列につないでいるが、シフトレジスタを重複構成に
したシ、或いは階層構成にすることもできる。
シ、例えば、第２図の回路では、シフトレジスタ全部ｔ
−直列につないでいるが、シフトレジスタを重複構成に
したシ、或いは階層構成にすることもできる。
また、第２図の構成では、シフトレジスタが揮発性でお
るから、システムの使用の都度外部からデータを入れて
やらなければならないが、シフトレジスタ９，１０等に
代えてＥＥＦＲＯＭ等を用い、ブロックの選択データを
固定するようにし、必要に応じてＥＥＦＲＯＭのデータ
を外から誓換えるようにして、不揮発性のシステム構成
を得ることもできる。
るから、システムの使用の都度外部からデータを入れて
やらなければならないが、シフトレジスタ９，１０等に
代えてＥＥＦＲＯＭ等を用い、ブロックの選択データを
固定するようにし、必要に応じてＥＥＦＲＯＭのデータ
を外から誓換えるようにして、不揮発性のシステム構成
を得ることもできる。
以上のことから明らかなように、本発明によれば、ウェ
ハ集積回路において、従来のようにテストのためのパッ
ドをサブブロック（全システムを分割したンの周囲に配
設することヲ要せず、パッド引出しの位置は数ゾーン毎
に適当な場所で行なうことができ、ウニ八面積の有効利
用が可能になる。また、テストも容易に行なうことがで
き、テスト時間の短縮を計ることができる。また、本発
明によれば、ウェハ集積回路に外部からテスト結果に基
づく情報をロードしてやるだけでシステムを構成できる
利点がある。
ハ集積回路において、従来のようにテストのためのパッ
ドをサブブロック（全システムを分割したンの周囲に配
設することヲ要せず、パッド引出しの位置は数ゾーン毎
に適当な場所で行なうことができ、ウニ八面積の有効利
用が可能になる。また、テストも容易に行なうことがで
き、テスト時間の短縮を計ることができる。また、本発
明によれば、ウェハ集積回路に外部からテスト結果に基
づく情報をロードしてやるだけでシステムを構成できる
利点がある。
第１図は本発明の実施例のウェハ集積回路の要部平面図
、 第２図は本発明の実施例のゾーンのレイアウトを示す平
面図、 第３図は第２図の各シー／の内容を示す図。 主ブ費千 ！−・−一う二Ｉ＼
、 第２図は本発明の実施例のゾーンのレイアウトを示す平
面図、 第３図は第２図の各シー／の内容を示す図。 主ブ費千 ！−・−一う二Ｉ＼
Claims (1)
- 【特許請求の範囲】 １、ウェハ上に搭載すべき全体のシステムをブロックに
分割し、該ブロックを重複して備えるゾーンをウェハ上
に形成し、該ゾーン内に含まれる重複ブロックの入力側
を共通の入力バスラインに接続し、且つ出力側も共通の
出力バスラインに接続し、該出力バスラインは次段のゾ
ーンの入力バスラインに接続し、 さらに各ゾーンに一組のシフトレジスタを設置してその
出力により各ゾーン内のブロックの１つが選択されるよ
うになす、とともに、各シフトレジスタにウェハ外部か
らデータをロードする手段を設けたことを特徴とするウ
ェハ集積回路装置。 ２、前記各シフトレジスタが直列接続されていることを
特徴とする特許請求の範囲第１項記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10782385A JPS61265831A (ja) | 1985-05-20 | 1985-05-20 | ウエハ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10782385A JPS61265831A (ja) | 1985-05-20 | 1985-05-20 | ウエハ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61265831A true JPS61265831A (ja) | 1986-11-25 |
Family
ID=14468940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10782385A Pending JPS61265831A (ja) | 1985-05-20 | 1985-05-20 | ウエハ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61265831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
-
1985
- 1985-05-20 JP JP10782385A patent/JPS61265831A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002065550A1 (fr) * | 2001-02-16 | 2002-08-22 | Sharp Kabushiki Kaisha | Dispositif semi-conducteur |
| US7711012B2 (en) | 2001-02-16 | 2010-05-04 | Sharp Kabushiki Kaisha | Semiconductor device |
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