JPS5829059A - 低速メモリアクセス制御方式 - Google Patents
低速メモリアクセス制御方式Info
- Publication number
- JPS5829059A JPS5829059A JP56128383A JP12838381A JPS5829059A JP S5829059 A JPS5829059 A JP S5829059A JP 56128383 A JP56128383 A JP 56128383A JP 12838381 A JP12838381 A JP 12838381A JP S5829059 A JPS5829059 A JP S5829059A
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- JP
- Japan
- Prior art keywords
- instruction
- access
- low
- speed memory
- control
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- Pending
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- Multi Processors (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置のメモリアクセス制御方式に関
し、特に共通メモリバスに接続される低速メモリのアク
セス制御方式に関する。
し、特に共通メモリバスに接続される低速メモリのアク
セス制御方式に関する。
従来、低速メモリへのアクセス制御方式は、中央処理装
置がメモリ要求信号を送出してから低速メモリ動作完了
信号を受取るまで１次の命令の処理に移ることができな
かった。このため低速メモリアクセス中は、中央処理装
置の有効使用効率が低下するという欠点があった。
置がメモリ要求信号を送出してから低速メモリ動作完了
信号を受取るまで１次の命令の処理に移ることができな
かった。このため低速メモリアクセス中は、中央処理装
置の有効使用効率が低下するという欠点があった。
本発明は、中央処理装置が低速メモリアクセス命令実行
中に命令実行の制御を１次の低速メモリアクセスを必要
としない命令に移して実行し、低速メモリからの動作完
了予告信号を受信した時点で、命令実行の制御を元に戻
すことにより上記欠点を解決し、比較的アクセス時間の
遅いメモリへのアクセスを行なっても命令処理速度を落
とすことなく制御を進めることのできる低速メモリアク
セス制御方式を提供するものである。
中に命令実行の制御を１次の低速メモリアクセスを必要
としない命令に移して実行し、低速メモリからの動作完
了予告信号を受信した時点で、命令実行の制御を元に戻
すことにより上記欠点を解決し、比較的アクセス時間の
遅いメモリへのアクセスを行なっても命令処理速度を落
とすことなく制御を進めることのできる低速メモリアク
セス制御方式を提供するものである。
本発明の低速メモリアクセス制御方式は、低速メモリア
クセスであることを検出する手段と、低速メモリからの
動作完了信号を待たないで、命令実行の制御を次の低速
メモリアクセスを必要としない命令に移す手段と、低速
メモリからの動作完了予告信号により命令実行の制御を
元に戻す手段とを有する中央処理装置と中央処理装置か
ら共通メモリバスへ一定時間送出されたコントロール信
号、アドレス、データを保持する手段とメモリ動作完了
前に、メモリ動作完了予告信号を個別信号線を介して中
央処理装置に返送する手段を有する低速メモリ装置と、
前記共通メモリバスへ接続される高速メモリ装置とから
構成され、低速メモリアクセス命令を実行する時、中央
処理装置は、メモリ要求信号を含むコントロール、アド
レス、データを送出した後、低速メモリアクセスである
ことを検出すると、低速メモリからの動作完了信号を待
つことなく命令実行の制御を次の低速メモリを使用しな
い命令に移して処理を進めて行き、一方低速メモリは中
央処理装置から共通メモリバスに一定時間送出されたコ
ントロール信号、アドレス、データを保持し、低速メモ
リが動作可能となった時メモリ動作を開始し、メモリ動
作が完了する前にメモリ動作完了予告信号を個別信号線
を通して中央処理装置に返送し、更に中央処理装置は低
速メモリからの動作完了予告信号を受信すると命令実行
の制御を元の低速メモリアクセス命令に戻し、メモリ動
作完了予告信号から一定時間後に返送される低速メモリ
応答信号（メモリアクセス結果表示信号や読出データを
含む）を受取るための動作に入Ｖ、一方低速メモリ動作
が完了すると命令実行制御を再び元に戻すことを特徴と
する。
クセスであることを検出する手段と、低速メモリからの
動作完了信号を待たないで、命令実行の制御を次の低速
メモリアクセスを必要としない命令に移す手段と、低速
メモリからの動作完了予告信号により命令実行の制御を
元に戻す手段とを有する中央処理装置と中央処理装置か
ら共通メモリバスへ一定時間送出されたコントロール信
号、アドレス、データを保持する手段とメモリ動作完了
前に、メモリ動作完了予告信号を個別信号線を介して中
央処理装置に返送する手段を有する低速メモリ装置と、
前記共通メモリバスへ接続される高速メモリ装置とから
構成され、低速メモリアクセス命令を実行する時、中央
処理装置は、メモリ要求信号を含むコントロール、アド
レス、データを送出した後、低速メモリアクセスである
ことを検出すると、低速メモリからの動作完了信号を待
つことなく命令実行の制御を次の低速メモリを使用しな
い命令に移して処理を進めて行き、一方低速メモリは中
央処理装置から共通メモリバスに一定時間送出されたコ
ントロール信号、アドレス、データを保持し、低速メモ
リが動作可能となった時メモリ動作を開始し、メモリ動
作が完了する前にメモリ動作完了予告信号を個別信号線
を通して中央処理装置に返送し、更に中央処理装置は低
速メモリからの動作完了予告信号を受信すると命令実行
の制御を元の低速メモリアクセス命令に戻し、メモリ動
作完了予告信号から一定時間後に返送される低速メモリ
応答信号（メモリアクセス結果表示信号や読出データを
含む）を受取るための動作に入Ｖ、一方低速メモリ動作
が完了すると命令実行制御を再び元に戻すことを特徴と
する。
すなわち１本発明の低速メモリアクセス制御方式は、低
速メモリアクセスを含む命令が実行されても、他の並列
的に実行可能な命令を処理することにより、プログラム
の流れを滞ることなく実行して行くことが可能となる。
速メモリアクセスを含む命令が実行されても、他の並列
的に実行可能な命令を処理することにより、プログラム
の流れを滞ることなく実行して行くことが可能となる。
次に図面を参照して本発明を説明する。
第１図および第２図は本発明の一実施例として！ルチプ
ロセッサへ適用した場合を示すプロ、り図であり、第１
図は中央処理装置（以下ＣＰという）と共通メモリ（以
下ＣＭという）との接続関係を表わし、また第２図はＣ
ＰとＣＭの内部回路の一部を表わす０本マルチプロセ、
サシステムでは０２間のデータおよびプログラムの転送
をＣＭを通して行なうことが可能である。４台のＣＰ（
ＣＰｒ−ＣＰ、） １０ 、２０ 、３０ 、４０は共
通メモリバス１３゜２３．３３．４３を介しテＣＭ５０
ｆ）個別イ：／タフ：ｔ−スＩＦ・〜ＩＰ、 Ｋｉｔ
″続されている。また各共通メモリバス１３，２３．３
３．４３には高速メモリ（ＭＭｏ〜ＭＭ、）１２．２２
，３２．４２ が接ｔｌさｔＬｂ。各ｃｐ（ＣＰ、 〜
ＯＰ、）１０，２０，３０，４１ｊ、ＣＭ５０４Ｃ対し
一部（平等なアクセス優先度を持つ０例えばＣＰ、〜ｃ
Ｐ３１０．２０，３０．４０から同時ＫＣＭ７クセス要
求が発生した場合は、前回０Ｍアクセス要求が受付けら
れたＣＰが最低の優先順位を持つようＣＭ内部のメモリ
要求優先受付回路５０２により制御される。従って同時
に０Ｍアクセス要求を出していて優先順位の高いＣＰは
、メモリ要求が受付けられて優先順位が落ちて行くため
、最初優先順位が低くても１次第に優先順位が高くなり
２例えこの時他のＣＰがメモリ要求を出していても、要
求を受付けられることになる。しかしこのように他のＣ
Ｐと競合して０Ｍアクセス要求が発生した時、優先順位
による待ち時間のため［０Ｍアクセスタイムが非常に長
くなる場合が生じる。実施例に示すマルチプロセッサシ
ステムは、待ち時間の間に他の０Ｍアクセスを必要とし
ない命令（並列処理可能命令）を実行することにより、
ＣＰを有効に使用している。
ロセッサへ適用した場合を示すプロ、り図であり、第１
図は中央処理装置（以下ＣＰという）と共通メモリ（以
下ＣＭという）との接続関係を表わし、また第２図はＣ
ＰとＣＭの内部回路の一部を表わす０本マルチプロセ、
サシステムでは０２間のデータおよびプログラムの転送
をＣＭを通して行なうことが可能である。４台のＣＰ（
ＣＰｒ−ＣＰ、） １０ 、２０ 、３０ 、４０は共
通メモリバス１３゜２３．３３．４３を介しテＣＭ５０
ｆ）個別イ：／タフ：ｔ−スＩＦ・〜ＩＰ、 Ｋｉｔ
″続されている。また各共通メモリバス１３，２３．３
３．４３には高速メモリ（ＭＭｏ〜ＭＭ、）１２．２２
，３２．４２ が接ｔｌさｔＬｂ。各ｃｐ（ＣＰ、 〜
ＯＰ、）１０，２０，３０，４１ｊ、ＣＭ５０４Ｃ対し
一部（平等なアクセス優先度を持つ０例えばＣＰ、〜ｃ
Ｐ３１０．２０，３０．４０から同時ＫＣＭ７クセス要
求が発生した場合は、前回０Ｍアクセス要求が受付けら
れたＣＰが最低の優先順位を持つようＣＭ内部のメモリ
要求優先受付回路５０２により制御される。従って同時
に０Ｍアクセス要求を出していて優先順位の高いＣＰは
、メモリ要求が受付けられて優先順位が落ちて行くため
、最初優先順位が低くても１次第に優先順位が高くなり
２例えこの時他のＣＰがメモリ要求を出していても、要
求を受付けられることになる。しかしこのように他のＣ
Ｐと競合して０Ｍアクセス要求が発生した時、優先順位
による待ち時間のため［０Ｍアクセスタイムが非常に長
くなる場合が生じる。実施例に示すマルチプロセッサシ
ステムは、待ち時間の間に他の０Ｍアクセスを必要とし
ない命令（並列処理可能命令）を実行することにより、
ＣＰを有効に使用している。
次に第２図および第３図を用いて命令実行制御の流れを
説明する。ｃｐ、ｘｏｔｉｂ高速メモリアクセス命令お
よびＣＭアクセス命令を実行する時（−）。
説明する。ｃｐ、ｘｏｔｉｂ高速メモリアクセス命令お
よびＣＭアクセス命令を実行する時（−）。
まずメモリ要求信号を含むコントロール信号、アドレス
、データを共通メモリバス１３に送出する。
、データを共通メモリバス１３に送出する。
この時メモリアクセスがＣＭ５Ｑに対するものであるな
ら、ｃ：ｐｌｏはＣＭアクセス命令検出回路１０１によ
ｇ、ＣＭアクセス命令であることを検知し、命令実行切
替回路１０３の制御を変えることにより、一定時間の後
、共通メモリバス１３へのコントロール信号、アドレス
、データ送出を停止すると同時に命令実行制御をＣＭア
クセスを含まない命令（例えば高速メモ！Ｊ（ＭＭＯ）
１２を使用する命令）の実行に移す（ｔ、）。０Ｍ５０
は、ＣＭアクセス要求を受信する（ｔ、）と要求信号の
先端でコントロール信号、アドレス、データを保持回路
５０１に保持する。そして他のＣＰからＣＭアクセス要
求がない場合にはｓ ”ａの時点からタイミング発生
及びＣＭ制御回路５０３によりＣＭの読出、書込。
ら、ｃ：ｐｌｏはＣＭアクセス命令検出回路１０１によ
ｇ、ＣＭアクセス命令であることを検知し、命令実行切
替回路１０３の制御を変えることにより、一定時間の後
、共通メモリバス１３へのコントロール信号、アドレス
、データ送出を停止すると同時に命令実行制御をＣＭア
クセスを含まない命令（例えば高速メモ！Ｊ（ＭＭＯ）
１２を使用する命令）の実行に移す（ｔ、）。０Ｍ５０
は、ＣＭアクセス要求を受信する（ｔ、）と要求信号の
先端でコントロール信号、アドレス、データを保持回路
５０１に保持する。そして他のＣＰからＣＭアクセス要
求がない場合にはｓ ”ａの時点からタイミング発生
及びＣＭ制御回路５０３によりＣＭの読出、書込。
診断、ステータス制御のどれかの動作が開始される。し
かしすでに０Ｍ５０が動作中であるか、あるいは他の優
先順位の高いＣＰから四時にＣＭアクセス要求がある場
合には、 ＣＰＩ、ＩＱからのメモリ要求は、すぐには
受付けられないで待ち合わせ状態にはいる（ｔａ−ｔａ
）。待ち合わせ時間は、その時の他のＣＰからのＣＭア
クセス要求と優先順位の状態により異なり、この実施例
では、最大待ち時間は、ＣＭ動作時間の３倍になる。こ
の待ち合わせ制御は、優先受付制御回路５０２により行
ガわれる。これらの他のＣＰからのＣＭアクセス要求が
完了した時点（ｔ４）からＣＰ、１０の要求に対する動
作が開始される。そしてＣＭの読出／書込／診断／ステ
ータス制御のどれ９為の動作が行なわれＣＭ動作が完全
に終了する前（ｔＪｃｃＭＩＩｉｌ＃回路５０３から個
別信号線１４を通してＣＭ動作完了予告信号がＣＰ＠ｌ
０ＩＣ送出され、ＣＭアクセス状態表示信号や続出デー
タは、ｔａから一定時間の後（ｔｓ）に。
かしすでに０Ｍ５０が動作中であるか、あるいは他の優
先順位の高いＣＰから四時にＣＭアクセス要求がある場
合には、 ＣＰＩ、ＩＱからのメモリ要求は、すぐには
受付けられないで待ち合わせ状態にはいる（ｔａ−ｔａ
）。待ち合わせ時間は、その時の他のＣＰからのＣＭア
クセス要求と優先順位の状態により異なり、この実施例
では、最大待ち時間は、ＣＭ動作時間の３倍になる。こ
の待ち合わせ制御は、優先受付制御回路５０２により行
ガわれる。これらの他のＣＰからのＣＭアクセス要求が
完了した時点（ｔ４）からＣＰ、１０の要求に対する動
作が開始される。そしてＣＭの読出／書込／診断／ステ
ータス制御のどれ９為の動作が行なわれＣＭ動作が完全
に終了する前（ｔＪｃｃＭＩＩｉｌ＃回路５０３から個
別信号線１４を通してＣＭ動作完了予告信号がＣＰ＠ｌ
０ＩＣ送出され、ＣＭアクセス状態表示信号や続出デー
タは、ｔａから一定時間の後（ｔｓ）に。
共通メモリバス１３へ送出される。
一方ｃｐ、１０は、ドライバレシーバ回Ｗ６１０２ＶＣ
よりコントロール信号、アドレス、データを一定時間共
通メモリバス１３に送出した後、命令実行の制御を次の
ＣＭアクセスを含まない命令に移しくｔ、）、裾令Ａ、
・・・、ｆ３．Ｃ，Ｄ、Ｅを順次実行しているが、命令
ＥＩ：Ｄ実行中の時刻−にＣＭ動作完了予告信号を、命
令実行制御切替回路１０３により受信すると、命令Ｅの
実行が終了した時点（ｔので、命令実行の制御を元のＣ
Ｍアクセス命令の後処理に戻し、ＣＭ動作完了予告信号
から一定時間後にＣＭから送られてくる応答信号（アク
セス状態表示信号、読出データなど）をレシーバ回路１
０２に取込む（ｔｏ）、そしてＣＭアクセス命令の全動
作が完了する（ｂ・）と命令実行制御を再び命令Ｅの次
の命令に移す。
よりコントロール信号、アドレス、データを一定時間共
通メモリバス１３に送出した後、命令実行の制御を次の
ＣＭアクセスを含まない命令に移しくｔ、）、裾令Ａ、
・・・、ｆ３．Ｃ，Ｄ、Ｅを順次実行しているが、命令
ＥＩ：Ｄ実行中の時刻−にＣＭ動作完了予告信号を、命
令実行制御切替回路１０３により受信すると、命令Ｅの
実行が終了した時点（ｔので、命令実行の制御を元のＣ
Ｍアクセス命令の後処理に戻し、ＣＭ動作完了予告信号
から一定時間後にＣＭから送られてくる応答信号（アク
セス状態表示信号、読出データなど）をレシーバ回路１
０２に取込む（ｔｏ）、そしてＣＭアクセス命令の全動
作が完了する（ｂ・）と命令実行制御を再び命令Ｅの次
の命令に移す。
なお本実施例では、命令制御切替回路１１３はハードウ
ェアで構成されているが、これはファームウェアに置換
えることも可能である２以上説明したように５本発明に
よれば比較的アクセスタイムの長いＣＭアクセスを含む
命令群を実行する過程でＣＰ動作に空き時間を作らぬよ
う命令実行制御を適宜変更してＣＰ使用効率を向上させ
ている。
ェアで構成されているが、これはファームウェアに置換
えることも可能である２以上説明したように５本発明に
よれば比較的アクセスタイムの長いＣＭアクセスを含む
命令群を実行する過程でＣＰ動作に空き時間を作らぬよ
う命令実行制御を適宜変更してＣＰ使用効率を向上させ
ている。
第１図〜第３図は本発明をマルチブロセ、サシステムへ
適用した場合の一実施例を示すもので。 第１図は中央処理装置と共通メモリの接続関係を系すブ
ロック図、第２図は中央処理装置と共通メモリの内部回
路の一部を示すプロ、り図、第３図Ｆｉ１つの中央処理
装置から見た時の命令実行の流れを表わすフローチャー
トである。 １０．２０，３０．４０・・・・・・中央処理装置（ｃ
ｐ、〜ＣＰ、）％１２．２２，３２．４２・・・・・・
高速メモリ（Ｍ鳩〜Ｍ鳩）。 １３．２３，３３．４３・・・・・・共通メモリバス、
１４，２４゜３４．４４・・・・・・個別信号線、５０
・・・・・・共通メモリ装置（ＣＭ）、 ｌｏ ｔ・
・・・・・Ｃ’Ｍアクセス命令検出回路、１０２・・・
・・・トライバ、レシーバ回Ｌ１０３・・川・命令実行
制御切替回路、５ｏ１・・・・・・コントロール信号、
アドレス、データ保持回路、５ｏ２・・・・・・ＣＭア
クセス要求優先受付回路、５ｏ３・・・・・ＣＭ制御回
路。
適用した場合の一実施例を示すもので。 第１図は中央処理装置と共通メモリの接続関係を系すブ
ロック図、第２図は中央処理装置と共通メモリの内部回
路の一部を示すプロ、り図、第３図Ｆｉ１つの中央処理
装置から見た時の命令実行の流れを表わすフローチャー
トである。 １０．２０，３０．４０・・・・・・中央処理装置（ｃ
ｐ、〜ＣＰ、）％１２．２２，３２．４２・・・・・・
高速メモリ（Ｍ鳩〜Ｍ鳩）。 １３．２３，３３．４３・・・・・・共通メモリバス、
１４，２４゜３４．４４・・・・・・個別信号線、５０
・・・・・・共通メモリ装置（ＣＭ）、 ｌｏ ｔ・
・・・・・Ｃ’Ｍアクセス命令検出回路、１０２・・・
・・・トライバ、レシーバ回Ｌ１０３・・川・命令実行
制御切替回路、５ｏ１・・・・・・コントロール信号、
アドレス、データ保持回路、５ｏ２・・・・・・ＣＭア
クセス要求優先受付回路、５ｏ３・・・・・ＣＭ制御回
路。
Claims (1)
- 中央処理装置と、それに共通メモリバスを介して接続さ
れる高速メモリと、前記共通メモリバスに接続される低
速メモリ装置を含むシステムにおいて、中央処理装置は
低速メモリアクセス時、低速メモリからの応答信号を持
つことなく、次の命令の実行に制御を移す手段と低速メ
モリからの動作完了予告信号により元の命令に制御を戻
す手段とを有し、低速メモリは中央処理装置から共通メ
モリバスに送出されたコントロール信号、アドレス、デ
ータを保持する手段とメモリ動作完了予告信号を中央処
理装置に対して送出する手段を有して、中央処理装置は
低速メモリアクセス命令実行時ニ、コントロール、アド
レス、データを一定時間だけ共通メモリバスに送出した
後、すぐに、次の低速メモリアクセスを必要としない命
令に制御を移し、低速メモリからメモリ動作完了予告信
号が返送された時点で、制御を元の命令の実行に戻すこ
とを特徴とする低速メモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128383A JPS5829059A (ja) | 1981-08-17 | 1981-08-17 | 低速メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128383A JPS5829059A (ja) | 1981-08-17 | 1981-08-17 | 低速メモリアクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5829059A true JPS5829059A (ja) | 1983-02-21 |
Family
ID=14983453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128383A Pending JPS5829059A (ja) | 1981-08-17 | 1981-08-17 | 低速メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5829059A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4588623A (en) * | 1984-09-28 | 1986-05-13 | Union Carbide Corporation | Metal plated poly(aryl ether) containing articles |
-
1981
- 1981-08-17 JP JP56128383A patent/JPS5829059A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4588623A (en) * | 1984-09-28 | 1986-05-13 | Union Carbide Corporation | Metal plated poly(aryl ether) containing articles |
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