JPH05274142A - 命令疑似実行装置 - Google Patents
命令疑似実行装置Info
- Publication number
- JPH05274142A JPH05274142A JP4101728A JP10172892A JPH05274142A JP H05274142 A JPH05274142 A JP H05274142A JP 4101728 A JP4101728 A JP 4101728A JP 10172892 A JP10172892 A JP 10172892A JP H05274142 A JPH05274142 A JP H05274142A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- execution
- microprocessor
- pseudo
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【目的】 ＲＩＳＣプロセッサはスタックフレームを生
成しないため、リード命令の疑似実行はソフトウェアを
用いて行なう必要があった。本発明の目的はソフトウェ
アによる命令の疑似実行ではなく、実際の命令実行とし
て行なうため高速な処理を簡単なハードウェアで実現す
ることにある。 【構成】 本発明は、マイクロプロセッサのリード命令
の疑似実行を支援するハードウェア装置である。本発明
の装置を用いた場合、マイクロプロセッサは、あらかじ
めデータバスに載せたいデータを結果レジスタに書き込
んだのち、メモリリード命令の再実行を行なう。本発明
の装置は命令の再実行を検出し結果レジスタの内容をマ
イクロプロセッサのデータバスに供給する。このデータ
を用いてマイクロプロセッサはリード命令の実行を完了
する。本装置は、疑似的に読み出したいデータを格納す
る結果レジスタ１１と命令の再実行検出回路１２から構
成される。
成しないため、リード命令の疑似実行はソフトウェアを
用いて行なう必要があった。本発明の目的はソフトウェ
アによる命令の疑似実行ではなく、実際の命令実行とし
て行なうため高速な処理を簡単なハードウェアで実現す
ることにある。 【構成】 本発明は、マイクロプロセッサのリード命令
の疑似実行を支援するハードウェア装置である。本発明
の装置を用いた場合、マイクロプロセッサは、あらかじ
めデータバスに載せたいデータを結果レジスタに書き込
んだのち、メモリリード命令の再実行を行なう。本発明
の装置は命令の再実行を検出し結果レジスタの内容をマ
イクロプロセッサのデータバスに供給する。このデータ
を用いてマイクロプロセッサはリード命令の実行を完了
する。本装置は、疑似的に読み出したいデータを格納す
る結果レジスタ１１と命令の再実行検出回路１２から構
成される。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサの
メモリリード命令を疑似的に実行する命令疑似実行装置
に関する。
メモリリード命令を疑似的に実行する命令疑似実行装置
に関する。
【０００２】
【従来の技術】ＣＩＳＣ型のマイクロプロセッサでは、
例外発生時にスタック上に再実行のためのデータが格納
される。そして、この再実行のためのデータのうち、読
み込み値を示す部分を操作することで、実際に実装され
ていないメモリアドレスへのメモリアクセスを実現する
ことができる。これを利用すると、メッセージ通信で結
合されたメッセージベースのマルチプロセッサ装置を用
いて、他のマシンのメモリが直接アクセスできる共有メ
モリ型のマシンの環境をエミュレートすることが可能で
あった。
例外発生時にスタック上に再実行のためのデータが格納
される。そして、この再実行のためのデータのうち、読
み込み値を示す部分を操作することで、実際に実装され
ていないメモリアドレスへのメモリアクセスを実現する
ことができる。これを利用すると、メッセージ通信で結
合されたメッセージベースのマルチプロセッサ装置を用
いて、他のマシンのメモリが直接アクセスできる共有メ
モリ型のマシンの環境をエミュレートすることが可能で
あった。
【０００３】ＲＩＳＣ型のマイクロプロセッサでは、ス
タックフレームは作成されず、例外時のプロセッサ状態
をソフトウェアから参照したり、例外復帰時のレジスタ
の状態をあらかじめ変更してから例外から復帰する前記
の手法は利用できない。そのかわり、ＲＩＳＣプロセッ
サでは、メモリ参照のための命令の数が比較的少ないた
め、ソフトウェアで例外を起こした命令をエミュレート
して疑似アドレスからの読み込みを行なうことになる。
タックフレームは作成されず、例外時のプロセッサ状態
をソフトウェアから参照したり、例外復帰時のレジスタ
の状態をあらかじめ変更してから例外から復帰する前記
の手法は利用できない。そのかわり、ＲＩＳＣプロセッ
サでは、メモリ参照のための命令の数が比較的少ないた
め、ソフトウェアで例外を起こした命令をエミュレート
して疑似アドレスからの読み込みを行なうことになる。
【０００４】
【発明が解決しようとする課題】しかし、最近のＲＩＳ
Ｃプロセッサでは、数種類のアドレッシングモードを持
つなど、比較的複雑な命令を持つものが増え、共有メモ
リマシンの環境をエミュレートする場合、命令のエミュ
レーションによる方法では十分な速度が得られない問題
があった。
Ｃプロセッサでは、数種類のアドレッシングモードを持
つなど、比較的複雑な命令を持つものが増え、共有メモ
リマシンの環境をエミュレートする場合、命令のエミュ
レーションによる方法では十分な速度が得られない問題
があった。
【０００５】
【課題を解決するための手段】本発明に係る命令疑似実
行装置は、マイクロプロセッサのメモリリード命令を疑
似的に実行するための装置で、疑似的に読み出したいデ
ータを格納する結果レジスタと、マイクロプロセッサの
命令再実行を検出して前記結果レジスタの内容をマイク
ロプロセッサのバスに転送する回路とを含む装置であっ
て、マイクロプロセッサが前記結果レジスタに疑似実行
によりリードされるデータを書きこんだのち、実際にリ
ード命令を実行し、これに対し前記命令再実行検出回路
が応答し前記マイクロプロセッサのデータバスに前記結
果レジスタに書き込まれた前記データを載せることでリ
ード命令の疑似実行を行なうことを特徴とする。
行装置は、マイクロプロセッサのメモリリード命令を疑
似的に実行するための装置で、疑似的に読み出したいデ
ータを格納する結果レジスタと、マイクロプロセッサの
命令再実行を検出して前記結果レジスタの内容をマイク
ロプロセッサのバスに転送する回路とを含む装置であっ
て、マイクロプロセッサが前記結果レジスタに疑似実行
によりリードされるデータを書きこんだのち、実際にリ
ード命令を実行し、これに対し前記命令再実行検出回路
が応答し前記マイクロプロセッサのデータバスに前記結
果レジスタに書き込まれた前記データを載せることでリ
ード命令の疑似実行を行なうことを特徴とする。
【０００６】
【作用】本発明のハードウェアによって、マイクロプロ
セッサはデータを結果レジスタに書き込む処理を行なっ
たのち、メモリアクセス命令を再実行することで、前記
データの疑似的なメモリフェッチを実現することができ
る。
セッサはデータを結果レジスタに書き込む処理を行なっ
たのち、メモリアクセス命令を再実行することで、前記
データの疑似的なメモリフェッチを実現することができ
る。
【０００７】
【実施例】本発明になる命令疑似実行装置の実施例につ
いて、図１、図２及び図３を参照して説明する。図１は
その実施例の構成を示すブロック図、図２はその実施例
に関するアドレスマップ、図３はその実施例における再
実行検出回路１２の状態遷移図である。本実施例の動作
としてマイクロプロセッサ１０が、アドレスＸ２０のデ
ータを読み込む処理を疑似実行する場合について示す。
いて、図１、図２及び図３を参照して説明する。図１は
その実施例の構成を示すブロック図、図２はその実施例
に関するアドレスマップ、図３はその実施例における再
実行検出回路１２の状態遷移図である。本実施例の動作
としてマイクロプロセッサ１０が、アドレスＸ２０のデ
ータを読み込む処理を疑似実行する場合について示す。
【０００８】再実行検出回路１２の状態遷移を図３に示
す。すなわち、再実行検出回路１２は、結果レジスタ１
１にデータが存在する時のアドレスＡＬからＡＨまでの
領域２１へのリードアクセスを命令再実行によるもので
あるとみなし、結果レジスタ１１のデータをバス１３に
供給する。また、再実行検出回路１２は、結果レジスタ
１１にデータが存在しない時のアドレスＡＬからＡＨま
での領域２１へのリードアクセスは疑似的にリード命令
実行を行なうべきと判定し、マイクロプロセッサにバス
エラーとして疑似実行を要求する。
す。すなわち、再実行検出回路１２は、結果レジスタ１
１にデータが存在する時のアドレスＡＬからＡＨまでの
領域２１へのリードアクセスを命令再実行によるもので
あるとみなし、結果レジスタ１１のデータをバス１３に
供給する。また、再実行検出回路１２は、結果レジスタ
１１にデータが存在しない時のアドレスＡＬからＡＨま
での領域２１へのリードアクセスは疑似的にリード命令
実行を行なうべきと判定し、マイクロプロセッサにバス
エラーとして疑似実行を要求する。
【０００９】本装置を用いて、以下の様にリード命令Ｒ
Ｉの疑似実行を行なう。 １．マイクロプロセッサ１０はリード命令ＲＩを実行し
アドレスＸ２０をリードする。 ２．再実行検出回路１２は、マイクロプロセッサにバス
エラーを発行する。 以下バスエラールーチン ３．マイクロプロセッサ１０はバスエラールーチンに入
り、疑似実行の結果として読み込まれるデータＤを用意
する。 ４．マイクロプロセッサ１０は、データＤを結果レジス
タ１１にアドレスＲ２２から書き込む。 バスエラールーチンから復帰 ５．マイクロプロセッサ１０はアドレスＸ２０を指定し
て命令ＲＩの再実行を行なう。 ６．再実行検出回路１２は、アドレスＸ２０へのアクセ
スが領域Ａ２１に入っていることから、これが再実行に
よるものであると判定し、結果レジスタ１１の値Ｄをバ
ス１３に供給する。 ７．マイクロプロセッサ１０は、値Ｄをバスから取り込
み再実行としてリード命令ＲＩ疑似実行を完了する。 ８．マイクロプロセッサ１０はリード命令ＲＩの次の命
令の実行に移行する。
Ｉの疑似実行を行なう。 １．マイクロプロセッサ１０はリード命令ＲＩを実行し
アドレスＸ２０をリードする。 ２．再実行検出回路１２は、マイクロプロセッサにバス
エラーを発行する。 以下バスエラールーチン ３．マイクロプロセッサ１０はバスエラールーチンに入
り、疑似実行の結果として読み込まれるデータＤを用意
する。 ４．マイクロプロセッサ１０は、データＤを結果レジス
タ１１にアドレスＲ２２から書き込む。 バスエラールーチンから復帰 ５．マイクロプロセッサ１０はアドレスＸ２０を指定し
て命令ＲＩの再実行を行なう。 ６．再実行検出回路１２は、アドレスＸ２０へのアクセ
スが領域Ａ２１に入っていることから、これが再実行に
よるものであると判定し、結果レジスタ１１の値Ｄをバ
ス１３に供給する。 ７．マイクロプロセッサ１０は、値Ｄをバスから取り込
み再実行としてリード命令ＲＩ疑似実行を完了する。 ８．マイクロプロセッサ１０はリード命令ＲＩの次の命
令の実行に移行する。
【００１０】
【発明の効果】本発明の命令疑似実行装置では、ハード
ウェアが簡素であるうえに、ソフトウェアによるエミュ
レーションを伴わないから、高速な処理が可能である。
本発明の命令疑似実行装置は、共有メモリを持たない並
列マシンにおいて疑似的に共有メモリ環境を高い性能で
実現するために有効である。
ウェアが簡素であるうえに、ソフトウェアによるエミュ
レーションを伴わないから、高速な処理が可能である。
本発明の命令疑似実行装置は、共有メモリを持たない並
列マシンにおいて疑似的に共有メモリ環境を高い性能で
実現するために有効である。
【図１】本発明の実施例の構成図である。
【図２】図１の実施例におけるアドレスマップを示す図
である。
である。
【図３】図１の実施例における再実行検出回路の状態遷
移図である。
移図である。
１０ マイクロプロセッサ １１ 結果レジスタ １２ 再実行検出回路 １３ バス ２０ 疑似読みだしアドレスＸ ２１ 領域Ａ ２２ 結果レジスタのアドレスＲ
Claims (1)
- 【請求項１】 マイクロプロセッサのメモリリード命令
を疑似的に実行するために、疑似的に読み出したいデー
タを格納する結果レジスタと、マイクロプロセッサの命
令再実行を検出して前記結果レジスタの内容をマイクロ
プロセッサのバスに転送する回路とを含む装置であっ
て、マイクロプロセッサが前記結果レジスタに疑似実行
によりリードされるデータを書きこんだのち、実際にリ
ード命令を実行し、これに対し前記命令再実行検出回路
が応答し前記マイクロプロセッサのデータバスに前記結
果レジスタに書き込まれた前記データを載せることでリ
ード命令の疑似実行を行なうことを特徴とする命令疑似
実行装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101728A JPH05274142A (ja) | 1992-03-27 | 1992-03-27 | 命令疑似実行装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4101728A JPH05274142A (ja) | 1992-03-27 | 1992-03-27 | 命令疑似実行装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274142A true JPH05274142A (ja) | 1993-10-22 |
Family
ID=14308347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4101728A Withdrawn JPH05274142A (ja) | 1992-03-27 | 1992-03-27 | 命令疑似実行装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6895496B1 (en) | 1998-08-07 | 2005-05-17 | Fujitsu Limited | Microcontroller having prefetch function |
-
1992
- 1992-03-27 JP JP4101728A patent/JPH05274142A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6895496B1 (en) | 1998-08-07 | 2005-05-17 | Fujitsu Limited | Microcontroller having prefetch function |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4763242A (en) | Computer providing flexible processor extension, flexible instruction set extension, and implicit emulation for upward software compatibility | |
| US4729094A (en) | Method and apparatus for coordinating execution of an instruction by a coprocessor | |
| KR960011613A (ko) | 데이터 처리장치 | |
| WO1995022108A1 (en) | Exception handling circuit and method | |
| KR100335785B1 (ko) | 데이타처리명령의실행 | |
| US4750110A (en) | Method and apparatus for executing an instruction contingent upon a condition present in another data processor | |
| EP0523758B1 (en) | A method and apparatus for coordinating execution of an instruction by a coprocessor | |
| US4821231A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| US8180980B2 (en) | Device emulation support within a host data processing apparatus | |
| US4758950A (en) | Method and apparatus for selectively delaying an interrupt of a coprocessor | |
| KR920003044B1 (ko) | 가상 머신 시스템용의 게스트 머신 실행 제어 시스템 | |
| US4914578A (en) | Method and apparatus for interrupting a coprocessor | |
| US6347368B1 (en) | Microcomputing device for exchanging data while executing an application | |
| US5287522A (en) | External procedure invocation apparatus utilizing internal branch vector interrupts and vector address generation, in a RISC chip | |
| JPH05274142A (ja) | 命令疑似実行装置 | |
| US4758978A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| US4811274A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| JP2773042B2 (ja) | インサーキットエミュレータのバス切替方法 | |
| JPH0259829A (ja) | マイクロコンピュータ | |
| JPH0447350A (ja) | 主記憶読み出し応答制御方式 | |
| JPH05241828A (ja) | 命令処理装置 | |
| JPS6318444A (ja) | ソフトウエア開発支援システム開発方式 | |
| JPS58166454A (ja) | デ−タ処理装置 | |
| JPH0477883A (ja) | シングルチップマイクロコンピュータ | |
| JPS62239242A (ja) | デバツク装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |