JPH0795287B2 - スレ−ブ・プロセツサのエミユレ−タ - Google Patents
スレ−ブ・プロセツサのエミユレ−タInfo
- Publication number
- JPH0795287B2 JPH0795287B2 JP61037003A JP3700386A JPH0795287B2 JP H0795287 B2 JPH0795287 B2 JP H0795287B2 JP 61037003 A JP61037003 A JP 61037003A JP 3700386 A JP3700386 A JP 3700386A JP H0795287 B2 JPH0795287 B2 JP H0795287B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- slave
- master
- emulator
- supervisor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスレーブ・プロセッサのエミュレータに関し、
特にスレーブ・マイクロプロセッサのエミュレータに関
する。
特にスレーブ・マイクロプロセッサのエミュレータに関
する。
マルチプロセッサ・システムの一つにマスタ・プロセッ
サとスレーブ・プロセッサとを用いたマスタ・スレーブ
・プロセッサ・システムがある。このようなシステムに
おいて、スレーブ・プロセッサは必ずマスタ・プロセッ
サと共に用いられ、マスタ・プロセッサから種々のコマ
ンドやデータを与えることにより処理を行ない、その処
理の結果をマスタ・プロセッサへ出力するという動作を
行なう場合が多い。
サとスレーブ・プロセッサとを用いたマスタ・スレーブ
・プロセッサ・システムがある。このようなシステムに
おいて、スレーブ・プロセッサは必ずマスタ・プロセッ
サと共に用いられ、マスタ・プロセッサから種々のコマ
ンドやデータを与えることにより処理を行ない、その処
理の結果をマスタ・プロセッサへ出力するという動作を
行なう場合が多い。
この様なスレーブ・プロセッサを用いたシステムの開発
では、開発の初期の段階ではマスタ・プロセッサのハー
ドウェアやソフトウェアができ上がっていない場合が多
く、マスタプロセッサとスレーブ・プロセッサのデータ
の交信の部分やマスタ・プロセッサからの割込みの処理
のプログラムのデバッグが困難であり、マスタ・プロセ
ッサのハードウェアとソフトウェアが出来上がらないと
デバッグ作業の効率が著しく低かった。
では、開発の初期の段階ではマスタ・プロセッサのハー
ドウェアやソフトウェアができ上がっていない場合が多
く、マスタプロセッサとスレーブ・プロセッサのデータ
の交信の部分やマスタ・プロセッサからの割込みの処理
のプログラムのデバッグが困難であり、マスタ・プロセ
ッサのハードウェアとソフトウェアが出来上がらないと
デバッグ作業の効率が著しく低かった。
またマスタ・プロセッサとスレーブ・プロセッサのデー
タのやりとりの部分のデバッグ作業はマスタ・プロセッ
サのエミュレータとスレーブ・プロセッサのエミュレー
タの２つのエミュレータを用いて行なう必要があり両方
のプロセッサのエミュレータにおいて同期をとることが
必要でデバッグの作業の効率を悪くしていた。
タのやりとりの部分のデバッグ作業はマスタ・プロセッ
サのエミュレータとスレーブ・プロセッサのエミュレー
タの２つのエミュレータを用いて行なう必要があり両方
のプロセッサのエミュレータにおいて同期をとることが
必要でデバッグの作業の効率を悪くしていた。
前述の従来のスレーブ・プロセッサのエミュレータでは
マスタ・プロセッサとの交信をする部分のデバッグ作業
としてはスレーブ・プロセッサを一時停止させた状態に
おいて、マスタ・プロセッサからのコマンドやデータを
入力バッファに書込み再びスレーブ・プロセッサを動作
させてデバッグを行なうために、リアルタイムでデバッ
グできないという欠点があった。またマスタ・プロセッ
サからデータが連続的に与えられないためにデバッグ作
業が間けつ的で効率が悪いという欠点があった。
マスタ・プロセッサとの交信をする部分のデバッグ作業
としてはスレーブ・プロセッサを一時停止させた状態に
おいて、マスタ・プロセッサからのコマンドやデータを
入力バッファに書込み再びスレーブ・プロセッサを動作
させてデバッグを行なうために、リアルタイムでデバッ
グできないという欠点があった。またマスタ・プロセッ
サからデータが連続的に与えられないためにデバッグ作
業が間けつ的で効率が悪いという欠点があった。
本発明の目的は、リアルタイムで効率よくデバッグ可能
なスレーブ・プロセッサのエミュレータを提供すること
にある。
なスレーブ・プロセッサのエミュレータを提供すること
にある。
本発明のスレーブ・プロセッサのエミュレータは、全体
の管理プログラムを格納したスーパバイザ・モニタ・プ
ログラム領域とスーパバイザ・プロセッサとスレーブ・
エミュレータ・プロセッサとを含み、マスタ・スレーブ
・プロセッサ・システムのチェックに使用するためのス
レーブ・プロセッサのエミュレータにおいて、前記スー
パバイザ・プロセッサと前記スレーブ・エミュレータ・
プロセッサとの間に挿入されたインタフェースと、前記
スーパバイザ・プロセッサと前記スレーブ・エミュレー
タ・プロセッサとの間の交信を管理するプログラムを格
納したスーパバイザ・マスタ・プログラム領域とを有
し、前記マスタ・スレーブ・プロセッサ・システムのマ
スタ・プロセッサの代りに、前記スレーブ・エミュレー
タ・プロセッサのマスタ・プロセッサとして前記スーパ
バイザ・プロセッサを動作させうるようにしたというも
のである。
の管理プログラムを格納したスーパバイザ・モニタ・プ
ログラム領域とスーパバイザ・プロセッサとスレーブ・
エミュレータ・プロセッサとを含み、マスタ・スレーブ
・プロセッサ・システムのチェックに使用するためのス
レーブ・プロセッサのエミュレータにおいて、前記スー
パバイザ・プロセッサと前記スレーブ・エミュレータ・
プロセッサとの間に挿入されたインタフェースと、前記
スーパバイザ・プロセッサと前記スレーブ・エミュレー
タ・プロセッサとの間の交信を管理するプログラムを格
納したスーパバイザ・マスタ・プログラム領域とを有
し、前記マスタ・スレーブ・プロセッサ・システムのマ
スタ・プロセッサの代りに、前記スレーブ・エミュレー
タ・プロセッサのマスタ・プロセッサとして前記スーパ
バイザ・プロセッサを動作させうるようにしたというも
のである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の主要部のブロック図であ
る。
る。
この実施例は全体の管理プログラムを格納したスーパバ
イザ・モニタ・プログラム領域７とスーパバイザ・プロ
セッサ１とスレーブ・エミュレータ・プロセッサ６とを
含み、図示しないマスタ・スレーブ・プロセッサ・シス
テムのチェックに使用するためのスレーブ・プロセッサ
のエミュレータにおいて、スーパバイザ・プロセッサ１
とスレーブ・エミュレータ・プロセッサ６との間に挿入
されたインタフェース２と、スーパバイザ・プロセッサ
１とスレーブ・エミュレータ・プロセッサ６との間の更
新を管理するプログラムを格納したスーパバイザ・マス
タ・プログラム領域８とを有し、前述のマスタ・スレー
ブ・プロセッサ・システムのマスタ・プロセッサの代り
に、スレーブ・エミュレータ・プロセッサ６のマスタ・
プロセッサとしてスーパバイザ・プロセッサ１を動作さ
せうるようにしたというものである。
イザ・モニタ・プログラム領域７とスーパバイザ・プロ
セッサ１とスレーブ・エミュレータ・プロセッサ６とを
含み、図示しないマスタ・スレーブ・プロセッサ・シス
テムのチェックに使用するためのスレーブ・プロセッサ
のエミュレータにおいて、スーパバイザ・プロセッサ１
とスレーブ・エミュレータ・プロセッサ６との間に挿入
されたインタフェース２と、スーパバイザ・プロセッサ
１とスレーブ・エミュレータ・プロセッサ６との間の更
新を管理するプログラムを格納したスーパバイザ・マス
タ・プログラム領域８とを有し、前述のマスタ・スレー
ブ・プロセッサ・システムのマスタ・プロセッサの代り
に、スレーブ・エミュレータ・プロセッサ６のマスタ・
プロセッサとしてスーパバイザ・プロセッサ１を動作さ
せうるようにしたというものである。
すなわち、スーパバイザ・プロセッサ１はエミュレータ
の全体を管理するモードとマスタ・プロセッサ・モード
を持つ。マスタ・プロセッサ・モードとはスーパバイザ
・プロセッサ１がエミュレートされるスレーブ・エミュ
レータ・プロセッサ６のマスタ・プロセッサになるモー
ドである。
の全体を管理するモードとマスタ・プロセッサ・モード
を持つ。マスタ・プロセッサ・モードとはスーパバイザ
・プロセッサ１がエミュレートされるスレーブ・エミュ
レータ・プロセッサ６のマスタ・プロセッサになるモー
ドである。
通常スーパバイザ・プロセッサはエミュレータ全体を管
理するモード、すなわちモニタ・モードをもち、このモ
ードではスレーブ・エミュレータ・プロセッサの制御や
レジスタの読出し、変更、エミュレーション・メモリ５
の読出し変更及びマンマシン・インタフェースの管理等
を行なう。ターゲット・システムつまりマスタ・プロセ
ッサが完成している場合や通常のデバッグを行なう際は
モニタ・モードでスーパバイザ・モニタ・プログラムを
実行する。一方マスタ・プロセッサ・モードでは、あら
かじめスレーブ・エミュレータ・プロセッサ６とのイン
タフェースをメモリマップもしくはI/Oマップの任意の
ところに設け、スーパバイザ・モニタ・プログラム領域
とは別のスーパバイザ・マスタ・プログラム領域８に前
記スレーブ・プロセッサ６とのやりとりを行なうプログ
ラムを行なうプログラムを書込む（以下マスタ・モード
という）。
理するモード、すなわちモニタ・モードをもち、このモ
ードではスレーブ・エミュレータ・プロセッサの制御や
レジスタの読出し、変更、エミュレーション・メモリ５
の読出し変更及びマンマシン・インタフェースの管理等
を行なう。ターゲット・システムつまりマスタ・プロセ
ッサが完成している場合や通常のデバッグを行なう際は
モニタ・モードでスーパバイザ・モニタ・プログラムを
実行する。一方マスタ・プロセッサ・モードでは、あら
かじめスレーブ・エミュレータ・プロセッサ６とのイン
タフェースをメモリマップもしくはI/Oマップの任意の
ところに設け、スーパバイザ・モニタ・プログラム領域
とは別のスーパバイザ・マスタ・プログラム領域８に前
記スレーブ・プロセッサ６とのやりとりを行なうプログ
ラムを行なうプログラムを書込む（以下マスタ・モード
という）。
スレーブ・エミュレータ・プロセッサ６とのインタフェ
ース２は通常データ・バスやスーパバイザ・プロセッサ
１からスレーブ・エミュレータ・プロセッサ６への割込
みラインやその応答信号ラインで構成すれば足りる。ま
たマスタ・プロセッサよりシリアル・ポートにて制御さ
れるシリアル入出力型のスレーブ・プロセッサのエミュ
レータの場合はパラレル・シリアル変換回路をインタフ
ェースに設ければよい。
ース２は通常データ・バスやスーパバイザ・プロセッサ
１からスレーブ・エミュレータ・プロセッサ６への割込
みラインやその応答信号ラインで構成すれば足りる。ま
たマスタ・プロセッサよりシリアル・ポートにて制御さ
れるシリアル入出力型のスレーブ・プロセッサのエミュ
レータの場合はパラレル・シリアル変換回路をインタフ
ェースに設ければよい。
スーパバイザ・マスタ・プログラム領域８に書込まれた
プログラムはインタフェース２を通してスレーブ・エミ
ュレータ・プロセッサ６と交信を行なう。あらかじめモ
ニタ・モードにおいて、ブレーク・ポインタ４に、交信
の情報によりブレークできる様にブレーク・ポイントを
設定しておき、スーパバイザ・マスタ・プログラムとエ
ミュレーション・メモリ５に格納されているスレーブ・
エミュレータ・プロセッサ６のプログラムであるエミュ
レーション・プログラムの実行を開始し、そのマスタ・
プロセッサとしてのスーパバイザ・プロセッサ１とスレ
ーブ・エミュレータ・プロセッサ６の交信状態をリアル
タイム・トレーサ３に記憶する。ブレーク・ポインタ４
にあらかじめ設定したブレーク・ポイントに達するとス
レーブ・エミュレータ・プロセッサ６のエミュレーショ
ンを停止し、モニタ・モードに復帰し、リアルタイム・
トレーサ３に記憶された内容を読出すことができる。
プログラムはインタフェース２を通してスレーブ・エミ
ュレータ・プロセッサ６と交信を行なう。あらかじめモ
ニタ・モードにおいて、ブレーク・ポインタ４に、交信
の情報によりブレークできる様にブレーク・ポイントを
設定しておき、スーパバイザ・マスタ・プログラムとエ
ミュレーション・メモリ５に格納されているスレーブ・
エミュレータ・プロセッサ６のプログラムであるエミュ
レーション・プログラムの実行を開始し、そのマスタ・
プロセッサとしてのスーパバイザ・プロセッサ１とスレ
ーブ・エミュレータ・プロセッサ６の交信状態をリアル
タイム・トレーサ３に記憶する。ブレーク・ポインタ４
にあらかじめ設定したブレーク・ポイントに達するとス
レーブ・エミュレータ・プロセッサ６のエミュレーショ
ンを停止し、モニタ・モードに復帰し、リアルタイム・
トレーサ３に記憶された内容を読出すことができる。
なお、スーパバイザ・プロセッサやスレーブ・プロセッ
サとしてはマイクロプロセッサを用いれば、スレーブ・
マイクロプロセッサのエミュレータを構成できるのは当
然である。
サとしてはマイクロプロセッサを用いれば、スレーブ・
マイクロプロセッサのエミュレータを構成できるのは当
然である。
以上説明したように本発明は、スレーブ・プロセッサの
エミュレータの中にスーパバイザ・マスタ・プログラム
領域を設けてスーパバイザ・プロセッサにマスタ・プロ
セッサとしての機能をもたせることにより、システムの
開発段階でターゲット・システムとしてのマスタ・プロ
セッサがない場合にもデバッグ作業を行なうことができ
る。スレーブ・プロセッサとマスタ・プロセッサを同一
のエミュレータ上に実装するわけであるからマスタ・プ
ロセッサとスレーブ・プロセサのコマンドやデータの交
信とスレーブ・プロセッサの動きを同期して観測するこ
とができ、デバック効率を大幅に上げることができる効
果がある。また、マスタ・プロセッサはスーパバイザ・
プロセッサと同一のものを使用するので、構成がそれほ
ど複雑にならず製造コストが割安になるという効果もあ
る。
エミュレータの中にスーパバイザ・マスタ・プログラム
領域を設けてスーパバイザ・プロセッサにマスタ・プロ
セッサとしての機能をもたせることにより、システムの
開発段階でターゲット・システムとしてのマスタ・プロ
セッサがない場合にもデバッグ作業を行なうことができ
る。スレーブ・プロセッサとマスタ・プロセッサを同一
のエミュレータ上に実装するわけであるからマスタ・プ
ロセッサとスレーブ・プロセサのコマンドやデータの交
信とスレーブ・プロセッサの動きを同期して観測するこ
とができ、デバック効率を大幅に上げることができる効
果がある。また、マスタ・プロセッサはスーパバイザ・
プロセッサと同一のものを使用するので、構成がそれほ
ど複雑にならず製造コストが割安になるという効果もあ
る。
第１図は本発明の一実施例の主要部のブロック図であ
る。 １…スーパバイザ・プロセッサ、２…インタフェース、
３…リアルタイム・トレーサ、４…ブレーク・ポイン
タ、５…エミュレション・メモリ、６…スレーブ・エミ
ュレータ・プロセッサ、７…スーパバイザ・モニタ・プ
ログラム領域、８…スーパバイザ・マスタ・プログラム
領域、９…スーパバイザ・アドレス・データバス。
る。 １…スーパバイザ・プロセッサ、２…インタフェース、
３…リアルタイム・トレーサ、４…ブレーク・ポイン
タ、５…エミュレション・メモリ、６…スレーブ・エミ
ュレータ・プロセッサ、７…スーパバイザ・モニタ・プ
ログラム領域、８…スーパバイザ・マスタ・プログラム
領域、９…スーパバイザ・アドレス・データバス。
Claims (1)
- 【請求項１】全体の管理プログラムを格納したスーパバ
イザ・モニタ・プログラム領域と、スーパバイザ・プロ
セッサと、スレーブ・エミュレータ・プロセッサとを含
み、マスタ・スレーブ・プロセッサ・システムのチェッ
クに使用するためのスレーブ・プロセッサのエミュレー
タにおいて、前記スーパバイザ・プロセッサと前記スレ
ーブ・エミュレータ・プロセッサとの間に挿入されたイ
ンタフェースと、前記スーパバイザ・プロセッサと前記
スレーブ・エミュレータ・プロセッサとの間の交信を管
理するプログラムを格納したスーパバイザ・マスタ・プ
ログラム領域とを有し、前記マスタ・スレーブ・プロセ
ッサ・システムのマスタ・プロセッサの代りに、前記ス
レーブ・エミュレータ・プロセッサのマスタ・プロセッ
サとして前記スーパバイザ・プロセッサを動作させうる
ようにしたことを特徴とするスレーブ・プロセッサのエ
ミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037003A JPH0795287B2 (ja) | 1986-02-20 | 1986-02-20 | スレ−ブ・プロセツサのエミユレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61037003A JPH0795287B2 (ja) | 1986-02-20 | 1986-02-20 | スレ−ブ・プロセツサのエミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62194550A JPS62194550A (ja) | 1987-08-27 |
| JPH0795287B2 true JPH0795287B2 (ja) | 1995-10-11 |
Family
ID=12485528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61037003A Expired - Lifetime JPH0795287B2 (ja) | 1986-02-20 | 1986-02-20 | スレ−ブ・プロセツサのエミユレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0795287B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53145535A (en) * | 1977-05-25 | 1978-12-18 | Toshiba Corp | Universal interface |
| JPS5597627A (en) * | 1979-01-18 | 1980-07-25 | Sumitomo Electric Ind Ltd | On-line terminal control unit |
-
1986
- 1986-02-20 JP JP61037003A patent/JPH0795287B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62194550A (ja) | 1987-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |