JPS61210440A - レベルトレ−ス装置 - Google Patents

レベルトレ−ス装置

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Publication number
JPS61210440A
JPS61210440A JP60050917A JP5091785A JPS61210440A JP S61210440 A JPS61210440 A JP S61210440A JP 60050917 A JP60050917 A JP 60050917A JP 5091785 A JP5091785 A JP 5091785A JP S61210440 A JPS61210440 A JP S61210440A
Authority
JP
Japan
Prior art keywords
level
tracing
interrupt
program
main memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60050917A
Other languages
English (en)
Inventor
Hiroshi Sato
廣 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP60050917A priority Critical patent/JPS61210440A/ja
Publication of JPS61210440A publication Critical patent/JPS61210440A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/36Preventing errors by testing or debugging software

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (技術分野) 本発明はレベルトレース装置に関し、特にデータ処理装
置において、プログラムの動作トレースを行なうための
レベルトレース装置に関するものである。
(従来技術) 従来プログラムの動作をトレースするための装置として
は、トレースモードをセットすることにより各命令ごと
にトレース割込を発生したシ、あるいはプログラムの流
れが変更される場合トレース割込を発生するような方法
があった。
また、個々のプログラムの動作でなく、システム上にて
並行して走行するタスクの動作の履歴をとるための技術
としては、オペレーティングシステムにおいてタスクの
切替を行うルーチンにおいてタスクの変頁状態を履歴に
とることが可能であった。
ところがファームウェア技術の進歩によりオペレーティ
ングシステム機能の一部がファームウェア機能にとシこ
まれる様になってきた。
この機能の一つとして外部割込発生後のタスクディスパ
ッチがファームウェアによって行うものがある。
この機能がと9入れられると逆にタスクの切替状態をソ
フトウェアで認識することができなくなった。
(発明の目的) 本発明の目的は、従来のトレース装置における欠点を除
去すると共に主記憶上のタスク制御ブロック(゛これは
ワーキングセットを包含している)内に、タスク切替時
にソフトウェアによるトレースを可能にするかどうかの
7ラグを設け、フラグオン時に、トレース用の割込処理
プログラムを優先して起動することにより、ソフトウェ
アがタスク切替時のトレースを行えるようにした装置を
提供することにある。
(発明の構成) 本発明によれば、割込が発生した際に、割込まれたプロ
グラムの走行環境が自動的に、決められた主記憶のエリ
アに退避され、割込んだグログラムの走行環境が同様に
あらかじめ決められた主記憶の領域からとり出され、自
動的に割込処理プログラムの走行が開始されるようなデ
ータ処理システムにおいて、各割込レベルの走行環境が
格納さ゛れている主記憶上のエリア内のレベルトレース
フラグがオンになっていた場合に、割込処理プログラム
の実行が開始される前に、レベルトレース用の割込処理
プログラムを起動することを特徴とするレベルトレース
装置が得られる。
(実施例) 次に本発明の実施例について図面を参照して詳細に説明
する。
第1図は本発明の一実施例におけるレベルトレース装置
のしくみを示す。
第1図において本実施例は各割込レベルの走行環境(ワ
ーキングセット)すなわちタスク制御ブロック内のレベ
ルトレース7:7グがオンになっている場合に、割込処
理プログラムの実行が開始される前に、レベルトレース
用の割込処理プログラムを起動するレベルトレース装置
で、各レベルでアクティブなレベルが1となるような割
込みレジスタ17と、主記憶装置の割込ベクトル領域1
とを含む。
主記憶中の割込ベクトルを保持している領域1は割込ベ
クトル領域2. 3. 4の3つのベクトルを持ち、各
割込レベルのベクトルは、各レベルに対応する主記憶上
のワーキングセット格納領域を指している。各領域は割
込ベクトル領域(IVa)2がワーキングセット59割
込ベクトル領域(xvb )3がワーキングセット6、
割込ベクトル領域(工Vc)4がワーキングセット7に
対応している。
各ワーキングセット格納領域中には、そのレベルが起動
されたときに実行を開始するプログラムのアドレス11
のPa、12のPb、13のPcを持りている。
これらのプログラムの開始アドレス11,12゜13に
対応して処理プログラム8,9.10がある。
また各レベルのワーキングセット中には、各種の動作そ
−ドを設定するワードが用意されている。
そのモードの1つにレベルトレースフラグ14゜15.
16が定義されている。
次に、割込ベクトル領域(IVc)4で指定されるプロ
グラムが実行中に、割込ベクトル領域(IVb )3を
持つレベルの割込みが発生し、割込ベクトル領域(IV
b )3が指す、ワーキングセット格納領域6中のレベ
ルトレースフラグ14が′″1”にセットされていたと
きにどのようなシーケンスでレベルトレースプログラム
が実行されるかを説明する。
第2図は、本データ処理装置の割込処理ファームウェア
ルーチンの概要フローを示す。第2図において、今C′
のレベルでプログラムが実行されているときに、bのレ
ベルに割込みが入ると、ステップ21において現在処理
中のプログラムの動作環境、レジスタやプログラムカウ
ンタの内容を主記憶中に退避する。その後ステップ22
で割込んだレベルbに対応する主記憶中のワーキングセ
ット格納領域にあるレベルトレースフラグを調べる。も
しこのビットの内容がステップ23でlO”であれば、
ステップ24においてbのレミルに対応するワーキング
セットを主記憶からリストアし、ステップ25において
pbが示す割込処理プログラムのアドレスがら実行を開
始する。
ステップ23でトレースフラグが1”の場合には、ステ
ップ26においてマイクロ命令によシあらかじめ定めら
れたレベルトレース用のレベルに対応する割込みレジス
タのビットをオンにする。
この後ステップ27においてレベルトレース割込レベル
に対応するワーキングセットを主記憶の領域からデータ
処理装置内のレジスタにリストアしプログラムのアドレ
ス110Paで指されるレベルトレース処理プログラム
の実行を開始させる。
これによシ、トレースを行いたいレベルに対する割込が
発生し、そのレベルのプログラムが開始されようとする
時点で、処理を、あらかじめ定められたレベルトレース
用の割込レベルaの処理プログラムに移行することが可
能となる。
レベルトレース処理のソフトウェアプログラムの実行が
終了した時点では、ステップ29においてレベル処理終
了のマシン命令が実行される。この命令を実行するマイ
クロプログラムにおいてはステップ30においてaのレ
ベルに対応する割込みレジスタのビットをリセットする
次にステップ31においてaのレベルに対応するワーキ
ングセット格納領域にレジスタの内容を退避する。
ステップ32においては、割込みレジスタの内容を走査
することにより優先順位の高いアクティブなレベルを探
索する。この探索によシ、割込の途中で処理が中断され
たbのレベルが次に実行されるレベルとして選択される
ステップ24では、bのレベルに対応するワーキングセ
ットが主記憶の領域からリストアされ、ステップ25に
おいてPbが示す、レベルbの割込処理プログラムの実
行が開始される。
(発明の効果) 本発明は、以上説明したように、主記憶上のタスク制御
ブロック内に、レベルトレースフラグを設け、フラグが
オン時にそのレベルが起動されたときに、レベルトレー
ス用割込レベルを起動できるという効果がある。
【図面の簡単な説明】
第1図は、本発明の一実施例を示す図、第2図は、本実
施例の動作を示すファームウェアルーチンの概要フロー
を示す図でちる。 1・・・・・・主記憶の割込ベクトル領域、2・・・・
・・レベルトレース割込aの割込ベクトル、3・・・・
・・レベルトレースを行おうとするレベルbの割込ベク
トル。 4・・・・・・走行中にbのレベルに割込まれるレベル
Cの割込ベクトル、5,6,7・・・・・・各レベルに
対応するワーキングセット格納領域、8,9,10・・
・・・・各レベルに対応する処理プログラムが格納され
る領域、11,12.13・・・・・・レベル起動時に
実行を開始するプログラムのアドレス、14,15゜1
6・・・・・・各レベルのレベルトレースフラグビット
。 17・・・・・・割込みレジスタ、21〜32・・・・
・・ステッ代理人 弁理士  内 原   晋に)C荊
八糺4π灯

Claims (1)

    【特許請求の範囲】
  1. 割込が発生した際に、割込まれたプログラムの走行環境
    が自動的に、決められた主記憶のエリアに退避され、割
    込んだプログラムの走行環境が同様にあらかじめ決めら
    れた主記憶の領域からとり出され、自動的に割込処理プ
    ログラムの走行が開始されるようなデータ処理システム
    において、各割込レベルの走行環境が格納されている主
    記憶上のエリア内のレベルトレースフラグがオンになっ
    ていた場合に、割込処理プログラムの実行が開始される
    前に、レベルトレース用の割込処理プログラムを起動す
    ることを特徴とするレベルトレース装置。
JP60050917A 1985-03-14 1985-03-14 レベルトレ−ス装置 Pending JPS61210440A (ja)

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JP60050917A JPS61210440A (ja) 1985-03-14 1985-03-14 レベルトレ−ス装置

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JP60050917A JPS61210440A (ja) 1985-03-14 1985-03-14 レベルトレ−ス装置

Publications (1)

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JPS61210440A true JPS61210440A (ja) 1986-09-18

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ID=12872140

Family Applications (1)

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JP60050917A Pending JPS61210440A (ja) 1985-03-14 1985-03-14 レベルトレ−ス装置

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63174142A (ja) * 1987-01-14 1988-07-18 Fujitsu Ltd タスクトレ−ス方式
JP2010140240A (ja) * 2008-12-11 2010-06-24 Renesas Electronics Corp プロセッサ、マルチプロセッサ、及び、デバッグ方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694449A (en) * 1979-12-27 1981-07-30 Toshiba Corp Trace system in computer

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5694449A (en) * 1979-12-27 1981-07-30 Toshiba Corp Trace system in computer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63174142A (ja) * 1987-01-14 1988-07-18 Fujitsu Ltd タスクトレ−ス方式
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