JPH02284258A - 機能ブロックプロセサ及びビットプロセサを具備する書込み可能論理制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮開丘！ 本発明は、大略、製造、産業及びその他のプロセスを制
御する場合に使用するプログラムロジックコントローラ
即ち書込み可能論理制御器に関するものである。更に詳
細には１本発明は、主機能ブロックプロセサ及び補助ビ
ットプロセサを使用する書込み可能論理制御器に関する
ものである。

１米伎藷 プログラムロジックコントローラ即ち書込み可能論理制
御器は、プロセス〔処理）制御技術において比較的最近
開発されたものである。プロセス制御の一部として、制
御されるプロセスにおいて発生する事象及び条件を報告
する多様な入力センサからの入力信号をモニタするため
に書込み可能論理制御器が使用される０例えば、書込み
可能論理制御器は１例えば、温度、圧力、体積流量等の
ような種々の入力条件をモニタすることが可能である。

制御プログラムは、書込み可能論理制御器へ結合されて
いるメモリ内に格納されており、特定の人力信号又は条
件に遭遇した時に、どのような作用を行うかということ
を書込み可能論理制御器へ命令する。これらの入力信号
に応答して、書込み可能論理制御器は、出力信号を派生
し且つ発生して、該出力信号は種々の出力装置へ送信さ
れて、プロセスの実施を制御する１例えば、書込み可能
論理制御器は、マイクロスイッチを開成乃至は閉成させ
るため、温度及び圧力を上昇又は低下させるため、又は
コンベアの速度を制御するため、更にその他の数多くの
可能な制御機能を行うために出力信号を発生する。

現在の書込み可能論理制御器は、制御プログラムの種々
の命令を処理するための中央処理装置（ＣＰＵ）を有し
ている。制御プログラムは、ＣＰＵへ結合されているメ
モリ内に格納されており、且つ入力センサからＣＰＵに
よって受取られた種々の入力信号に応答して制御装置へ
どのような出力信号を送るかということをＣＰＵへ告げ
るための命令を有している。−殻内には、ＣＰＵと入力
センサ及び制御装置との間に入出力（Ｉｌｏ）システム
が配設される。

更に進んだ書込み可能論理制御器の場合には、二個のプ
ロセサを使用するアーキテクチャが使用されている。即
ち、書込み可能論理制御器は、機能ブロックとして知ら
れる高次命令を実行するための機能ブロックプロセサ乃
至はメインプロセサを有している。この書込み可能論理
制御器は、更に、加速した対応でプール命令として知ら
れる低レベル命令を実行するビットプロセサ乃至はコブ
ロセサを有している。このようなプロセサーコブロセサ
書込み可能論理制御器においては、ユーザプログラムは
、通常、機能ブロックプロセサとビットプロセサの両方
に対してアクセスすることの可能なメモリ内に格納され
る。該ユーザプログラムは、機能ブロック命令とプール
命令の両方を全て混合した形態で有している１両方のプ
ロセサの一つのタスク即ち作業は、ユーザプログラムの
実行を共働させ且つ共用させることである。即ち、メモ
リ内のユーザプログラムの命令乃至はコマンドは、直列
的に実行され、且つ、その命令が機能ブロックであるか
又はプール命令であるかに依存して、機能ブロックプロ
セサ又はビットプロセサの何れかが選択されて特定の命
令を実行する。

書込み可能論理制御器に対するこのような２プロセサア
ーキテクチヤの一例を第１図に示しである。第１図の書
込み可能論理制御器は、メインバスを有しており、それ
に対して、入カニニットｌ、出カニニット２、プログラ
ミング即ち書込み用コンソール３が結合されている。作
業メモリ４、リードオンリメモリ（ＲＯＭ）５．機能ブ
ロックプロセサ（メインプロセサ）６、ビットプロセサ
７もメインバスへ結合されている。マルチプレクサ８は
、ユーザメモリ９とビットプロセサ７との間に結合され
ている。別のマルチプレクサｌＯが、入出力（Ｉｌｏ）
メモリ１１とビットプロセサ７との間に結合されている
。スタートライン及びインクラブドライン（ＩＲＱ）が
、機能ブロックプロセサ６とビットプロセサ７とを相互
接続している。このアーキテクチャにおいて、ビットプ
ロセサ７はユーザメモリ９内に格納されているユーザプ
ログラムにおけるユーザコマンドを制御し且つデコード
する。ビットプロセサ７がプール命令（低レベル命令乃
至は基本コマンドとしても知られている）に遭遇すると
、ビットプロセサ７は、それ自身の動作回路を使用して
プール命令を処理する。対照的に、ビットプロセサ７が
機能ブロック命令（高レベル命令又はアプリケーション
コマンドとしても知られている）をデコードし且つ検知
すると、ビットプロセサ７は機能ブロックプロセサ６に
対する制御を停止乃至は放棄し、該プロセサは機能ブロ
ック命令を処理する。

上述した２プロセサアーキテクチヤにおけるビットプロ
セサ７は、メモリ９内のユーザメモリにおけるコマンド
をデコードするコマンドデコーダを有している。メモリ
９内の各ユーザコマンド乃至は命令の一部は、ビットプ
ロセサ７内においてアドレス変換器によってアドレス変
換される。

Ｉ１０メモリ１０内の選択され変換されたアドレスにお
けるデータが、アクセスされ且つ論理及び動作回路へ供
給され、該回路はそのデータを処理し且つその動作結果
をビットプロセサ７内のパワーフローレジスタへ供給す
る。即ち、Ｉ１０メモリ１１内の選択されたアドレスに
おけるデータがアクセスされ、処理され、パワーフロー
レジスタの内容となる。

ビットプロセサ７は、コマンドがデコードされる毎に調
節されるプログラムカウンタを有している。従って、各
コマンドが処理された後に、該プログラムカウンタは、
実行されるべきユーザメモリ９内のユーザプログラムの
次のコマンドのアドレスに対しポイントする。ユーザプ
ログラム内の一連の連続するコマンドを処理することが
可能である。

ビットプロセサ７内のコマンドデコーダがユーザプログ
ラム内の特定のコマンドが機能ブロックコマンドである
ことを決定する場合には、インクラット信号（ＩＲＱ）
が機能ブロックプロセサ６へ送られる。このことは、現
在の機能ブロックコマンドを処理する目的のために機能
ブロックプロセサ６に対し制御が転送される。注意すべ
きことであるが、一つの典型的な公知の２プロセサアー
キテクチヤにおいては、機能ブロックコマンドがデコー
ドされると、処理用の制御が同等前提条件なしに、即ち
ビットプロセサ７内のパワーフローレジスタの前の内容
が「０」又はｒｌ」を有するか否かということに拘らず
に、機能ブロックプロセサ６へ転送される。注意すべき
ことであるが１機能ブロックコマンドが機能ブロックプ
ロセサ６によって実行されると、比較的大量の時間が消
費され、典型的にはビットプロセサ７によるプール命令
の実行に対して必要とされるものよりも約１０倍乃至１
００倍長い範囲の時間が使われる。従って１機能ブロッ
クコマンドがこのアーキ。

テクチャにおいてユーザプログラムにおいて使用される
場合には、実行サイクル時間が、比較的共（、その結果
極めて不所望な遅延を発生することとなる。

比較的最近の、２プロセサ書込み可能論理制御器は、１
９８６年７月３１日に出願された日本特許出願筒６１−
１８１００７号、「書込み可能制御器」に記載されてい
る。この書込み可能論理制御器は、機能ブロックプロセ
サとビットプロセサの両方を有している。ビットプロセ
サは、ユーザメモリ内に格納されているユーザプログラ
ム内に設けられたコマンドをデコードする。ユーザプロ
グラム内において機能ブロックＯＰＣＯＤＥ即ちコマン
ドを見付は出すと、ビットプロセサはその機能ブロック
コードを識別し且つ、ビットプロセサのパワーフローレ
ジスタ内にゼロのパワーフローが存在する場合に、ＯＰ
ＣＯＤＥの周りのＮ。

ＯＰ（動作なし）動作を実施する。即ち、この場合、機
能ブロックプロセサに対してインクラブドは与えられず
、機能ブロックは、機能ブロックプロセサの制御下に入
ることなしに、ビットプロセサ自身によってＮ０ＯＰ処
理される。パワーフローレジスタ内の値がｒｌＪでない
限り、それが機能ブロックコマンドであったとしても、
コマンドはビットプロセサによってＮ０ＯＰ処理される
。

このように、コマンドの実行は、それが常に機能ブロッ
クプロセサによって処理される場合の実行時間と比較し
て、実効的に短縮されている。

しかしながら、このアプローチは書込み可能論理側（Ｈ
器の実効的動作速度をある程度増加させるものではある
が、それは、パワーフローがない時間期間中に実行する
ことを必要とする機能ブロックを構成することができな
いという欠点を有している。更に、機能ブロックが実行
されない場合には、パワーフローレジスタ又はそれと関
連するビットスタックに対して同等操作が行われないの
で、−個のプール出力又は−個のプール入力を超えるも
のを有する機能ブロックを形成することは不可能である
。このアプローチの付加的な制限は、機能ブロックが実
行される場合には、機能ブロックの周りのＮ０ＯＰはこ
の場合には発生しないので、ビットプロセサのプログラ
ムカウンタは機能ブロックプロセサによって調節されね
ばならないということである。このような作用はかなり
の時間を必要とし、且つ実行される各機能ブロックの処
理に対し不所望のオーバーヘッドを付加することとなる
。

■−−的 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、機能ブロックプロセ
サとビットプロセサの両方を有する高性能の書込み可能
論理制御器を提供することを目的とする０本発明の別の
目的とするところは、不所望の動作オーバーヘッドを減
少する一方高速動作を達成する書込み可能論理制御器を
提供することである０本発明の更に別の目的とするとこ
ろは、上述した如き書込み可能論理制御器に関連する問
題及び限定条件を解消する書込み可能論理制御器を提供
することである。

薩−滅 本発明によれば、低レベルコマンドを処理するビットプ
ロセサを有する書込み可能論理制御器が提供される。こ
の書込み可能論理側ｉ囲器は、更に、ビットプロセサに
結合されておりＯＰＣＯＤＥ（命令コード）を有すると
共にそれと関連するＯＰＥＲＡＮＤ　（オペランド）を
有するユーザプログラムコマンドを夫々のアドレスに格
納するユーザプログラムメモリを有している。高レベル
コマンドを処理するために機能ブロックプロセサがビッ
トプロセサに結合して設けられている。このビットプロ
セサは、パワーフローレジスタを有すると共に、現在の
コマンドによって指定されるメモリ内のコマンドに対し
ての命令ポインタを具備するプログラムカウンタを有し
ている。このビットプロセサは、更に、現在のコマンド
のｏｐｃ。

ＤＥ及びユーザプログラムメモリ内のそれと関連するＯ
ＰＥＲＡＮＤをデコードし且つ識別するためのデコーダ
を有している。ビットプロセサは、ユーザプログラムメ
モリ内の現在のコマンドをアクセスする。このビットプ
ロセサは、現在のＯＰＣＯＤＥが機能ブロックを意味し
ており、且つ（１）ビットプロセサのパワーフローレジ
スタ内にパワーフローが存在し且つ（２）１１！能ブロ
ツクは機能ブロックプロセサによって実行されねばなら
ないものである条件の内の少なくとも一方の条件が満足
される場合に、機能ブロックプロセサに対する制御を停
止乃至は放棄する制御手段を有している。このビットプ
ロセサは、命令ポインタ調節器を有しており、それは、
機能ブロックプロセサがビットプロセサから現在の命令
ポインタ値を検索するまで待機し、次いで、ユーザプロ
グラムメモリ内の次のＯＰＣＯＤＥに対してポイントす
べく命令ポインタを調節する。このような次のＯＰＣＯ
ＤＥは、今や、現在のコマンドと指定される。

実ＪＬ例 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第２図は、本発明の一実施例に基づいて構成された書込
み可能論理制御器のブロック図であり、書込み可能論理
制御器１００として示しである。

書込み可能論理制御器１００は、メインシステムバス１
０５を有しており、該バスに対して、書込み可能論理制
御器１００を構成する種々の要素及び装置が結合されて
、これらの要素及び装置の間に通信経路を与えている。

書込み可能論理制御器１００は、更に、機能ブロックプ
ロセサ１１０を有しており、それはメインシステムバス
１０５へ結合されている１機能ブロックプロセサ１１０
は、書込み可能論理制御器１００のメインプロセサ乃至
は中央処理装置（ＣＰＬＩ）とも呼称される。システム
クロック１１５が、機能ブロックプロセサ１１０へ結合
されて、それに対する時間ベース基準信号を供給してい
る。

ビットプロセサ１２０は、コブロセサとも呼称され、分
離バッファ１２５を介してメインシステムバス１０５へ
結合されている。更に詳細に説明すると、ビットプロセ
サ１２０は、接続用バス１３０によって分離バッファ１
２５へ結合されている。ビットプロセサ１２０は、マス
ク／スレーブモードレジスタ１２１、プログラムカウン
タ１２２、ビットスタック１２３、パワーフローレジス
タ１２４、演算論理ユニット（ＡＬＵ）１２５゜コマン
ドデコーダ１２６を有している。

書込み可能論理制御器１００は、書込み可能論理制御器
１００が動作中にユーザプログラムを格納するためのユ
ーザプログラムランダムアクセスメモリ（ＲＡＭ）１３
５を有している。ユーザプログラムＲＡＭ１３５は、接
続用バス１３０へ結合されてあり、機能ブロックプロセ
サ１１０、ビットプロセサ１２０．メインシステムバス
１０５はＲＡＭ１３５へ結合されそれに対するアクセス
を有している。比較的高速のランダムアクセスメモリで
あるキャッシュメモリ１４０は、ビットプロセサ１２０
へ結合されて、ビットプロセサ１２０による直接的再呼
出しのために最も最近に実行された命令を格納すること
によりその動作を向上させている。

システムＲＡＭ１４５がメインシステムバス１０５へ結
合されており、ユーザプログラムメモリ１３５がユーザ
プログラムに対して提供する一時的格納メモリに加えて
、書込み可能論理制御器１００に対して一時的格納メモ
リを与えている。

従来の対応における如く、プログラマインフッエース１
０５がメインシステムバス１０５へ結合されており、プ
ログラマに対して、書込み可能論理側（囲器１００をプ
ログラム即ち書込むための手段を与えている０例えば、
一実施例においては、プログラマインタフェース１５０
は、キーボード／キーボードインタフェースであり、そ
こにおいて、プログラマが命令を書込み可能論理制御器
１００ヘキー人力する。又、公知の対応においては、イ
ンテリジェントモジュールインタフェース１５５を、接
続用バス１６０を介して、メインシステムハス１０５へ
結合させる。インテリジェントモジュールインタフェー
ス１５５は、プログラマ又はユーザが書込み可能論理制
御器１００に対してプログラム即ち書込みを行うことが
可能な別の方法を提供している。即ち、書込み可能論理
制御器１００は、接続用バス１６０へ結合されており書
込み可能論理制御器１００に対するプログラム命令モジ
ュール内のプログラムを有するＥＥＦＲＯＭを受納する
ためのソケット１６５を有している。システム書込み可
能リードオンリメモリ（ＦＲＯＭ）乃至はシステムＰＲ
ＯＭ１７０が、第２図に示した如くメインシステムバス
１０５へ結合されている。ＦＲＯＭ１７０は、書込み可
能論理制御器１００の動作を制御し且つ制御器１００を
して後述する対応で書込み可能論理制御器として動作さ
せる制御プログラムを永久的に格納している。この制御
プログラムは、特定のセンサ入力信号が与久られた場合
にどの出力信号を発生するかということに関して書込み
可能論理制御器１００の書込みを行うすでに説明したユ
ーザプログラムと区別すべきである。

入出力（Ｉｌｏ）背面コネクタ１７５が、メインシステ
ムバス１０５へ結合されており、入力センサをメインシ
ステムバス１０５へ結合することを可能とし、且つメイ
ンシステムバス１０５を制御すべき出力装置へ結合させ
ることを可能としている。少なくとも一端部に矢印が設
けられており幅広の経路によって示される例えばバス１
０５のような第２図に示したバスは、特にその様には示
していないが、その中にアドレスバス及びデータバスを
包含している。

機能ブロックプロセサ１１０及びビットプロセサ１２０
へ時間情報を供給するために、時間回路１８０がメイン
システムバス１０５へ結合されている。時間ベース基準
を与えるために、クリスタル１８５が時間回路１８０へ
結合されている。

ビットプロセサ１２０は、二つのモード、即ちマスクモ
ード及びスレーブモードで動作することが可能である。

ビットプロセサ１２０をマスクモードとさせるためには
、マスクピットをマスタ／スレーブモードレジスタ１２
１内へ書込む。

方、ビットプロセサ１２０をスレーブモードとするため
には、ビットプロセサのマスタ／スレーブモードレジス
タ１２１内へスレーブピットを書込む、このようにして
ビットプロセサ１２０がスレーブモードとされると１機
能ブロックプロセサ１１０はユーザプログラムＲＡＭ１
３５の制御を有することとなる０機能ブロックプロセサ
１１０がビットプロセサ１２０を使用することを所望す
る場合、機能ブロックプロセサ１１０はスタートコマン
ドを書込む、すると、ビットプロセサ１２０は、マスク
／スレーブレジスタ内にマスクビットを書込むことによ
って、ユーザＲＡＭ１３５の制（卸を有することとなる
。同時に、トライステートバッファ（不図示）が動作さ
れて、プロセサ１１０を書込み可能論理制御器１００の
残部へ接続しているデータバス及びアドレスバスから）
幾能ブロックプロセサ１１０を遮断させる。ｔｉ能ツブ
ロックプロセサ１１０、このモードにおいて、インタラ
ブドを取扱い且つ直接メモリアクセス（ＤＭＡ）サイク
ルを実行することが許容される。しかしながら、プロセ
サ１１０は、そうでない場合には、ビットプロセサ１２
０によって非活性状態に保持され、待機信号ライン上の
待機信号を活性化させ、第２図に示した如く、ビットプ
ロセサ１２０を機能ブロックプロセサ１１０へ結合させ
る。

このマスクモードにおいては、機能ブロックプロセサ１
１０は、ユーザプログラムＲＡＭ１３５に対するアクセ
スを有するものではない。

ビットプロセサ１２０がスレーブモードにあると、機能
ブロックプロセサ１１０は、ビットプロセサ１２０内の
プログラムカウンタ１２２及びスタック１２３に直接的
にアクセスすることが可能である０本発明のこの特定の
実施例においては。

プログラムカウンタ１２２は１６ビツトカウンタであり
、且つスタック１２３は８ビット幅であるが、本発明は
このような特定の実施例のために示された数値のものに
限定されるべきものではない、更に、ビットプロセサ１
２０がスレーブモードにあると、機能ブロックプロセサ
１１０は、キャツシュＲＡＭ１４０ヘアクセスすること
も可能である。

次に、第３図に示したマスクモードの動作フローチャー
トを参照して、マスクモードにおけるビットプロセサ１
２０の動作について更に詳細に説明する。マスクモード
を開始するためには、機能ブロックプロセサ１１０が、
ブロック２００に示−した如く、ビットプロセサ１２０
へスタートコマンドを書込む１次いで、ブロック２０５
で示した如く、マスタ／スレーブモードレジスタ！２１
へマスクビットを書込む、この開始動作が行われると、
ビットプロセサ１２０は、それ自身を、機能ブロックプ
ロセサ１１０から分離し、且つブロック２１０で示した
如く、待機ライン上の待機信号を活性化させる。この待
機信号に応答して１機能ブロックプロセサ１１０は、ビ
ットプロセサ１２０が待機信号を除去するか又は非活性
化するまで機能ブロックプロセサを待機させる命令を実
行する。

即ち、機能ブロックプロセサ１１０は、インクラブドに
対して応答することは許容されるが、そのインタラブド
の処理が完了すると待機状態へ強制的に復帰される。

ビットプロセサ１２０は、ブロック２１５で示した如く
、ユーザプログラムＲＡＭ１３５におけるコマンドをデ
コードする。決定ブロック２２０において、現在のコマ
ンドがゼロパワーフローを有する機能ブロックコマンド
ではないか又は機能ブロックプロセサによって処理され
ねばならないＯＰＣＯＤＥを持ったタイプの機能ブロッ
クコマンドではないことの決定がなされると、ビットプ
ロセサ１２０は、ブロック２２２で示した如く、現在の
コマンドを実行する。ブロック２２４において、ビット
プロセサ１２０は、次のコマンドをポイントするように
プログラムカウンタ１２２を前進させる８次いで、フロ
ーはブロック２００へ帰還する。しかしながら、決定ブ
ロック２２０において、現在のコマンドがゼロパワーフ
ローを有する機能ブロックコマンドであるか、又は機能
ブロックプロセサによって処理されねばならないＯＰＣ
ＯＤＥを持ったタイプの機能ブロックコマンドであるこ
とが決定されると、フローはブロック２２５へ移行し、
そこで、モードレジスタ１２１へスレーブビットが書込
まれる。これにより、ビットプロセサ１２０はスレーブ
モード状態へ戻される。ビットプロセサ１１０は、更に
、待機信号を非活性化して、ブロック２３０で示した如
く、機能ブロックプロセサ１１０へ制御を帰還させる６
次いで、機能ブロックプロセサ１１０は、ビットプロセ
サ１２０からの命令ポインタを読取り、従ってブロック
２４０で示した如く、ユーザプログラムＲＡＭ１３５に
おいてそのＯＰＣＯＤＥに対する基準を与える。注意す
べきことであるが、現在のコマンドのＯＰＣＯＤＥは、
機能ブロックプロセサ１１０に対しては同等意味を有す
るものではない、しかしながら、ＯＰＣＯＤＥに続く清
報は、機能ブロックプロセサ１１０に対して意味を有し
ている。次いで、ビットプロセサ１２０はプログラムカ
ウンタ１２２をインクリメントするか又はその他の方法
で調節して、ブロック２３５で示した如（、この次のＯ
ＰＣＯＤＥのユーザプログラムＲＡＭ１３５内のアドレ
スに対してポイントし、従って命令ポインタをアップデ
ートする。

この時点において、機能ブロックプロセサ１１０は、ビ
ットスタック１２３又はパワーフローレジスタ１２４内
のデータを検査し且つ修正することが可能である６機能
ブロックの完了後に、機能ブロックプロセサ１１０は、
必要に応じ、ブロック２５０で示した如く、ビットスタ
ック１２３及びバワーフローレジスク１２４をアップデ
ートする６次いで、フローはブロック２００へ帰還し、
該プロセスを繰返し行う、注意すべきことであるが、上
述した動作の結果として、プログラムカウンタ１２２内
のポインタは、次のコマンド乃至は命令をアクセスする
ためにユーザプログラムメモリ１３５内の正しいアドレ
スへ自動的にポイント即ち指向しており、且つ次のコマ
ンド乃至は命令を処理する前にプログラムカウンタ１２
２をアップデートする動作は必要ではないということで
ある。

第４図は、ユーザプログラムＲＡＭ　１３５内に格納さ
れるサンプルのユーザプログラムの一部のメモリマツプ
を示している。最も左側の列は、ＲＡＭ１３５内のサン
プルの逐次的メモリアドレスを有しており、それらのア
ドレスは、便宜上、ＡＤＤＲＥＳＳＩ、ＡＤＤＲＥＳＳ
２．ＡＤＤＲＥＳＳ３．ＡＤＤＲＥＳＳ４．　　・・・
、ＲＥＳｔＪＭＥ　　ＡＤＤＲＥＳＳとして示されてい
る。ＡＤＤＲＥＳＳ　１において、ＯＰＣＯＤＥの「Ｌ
ＯＡＤＪは、第４図のメモリマツプの中間の列に示した
如くに格納される。最も右側の列は、オブジェクトコー
ドな示しており、それは、特定のアドレスにおけるＯＰ
ＣＯＤＥ　（命令コード）又はｏｐＥＲＡＮＤ　（オペ
ランド）に対応している。ＡＤＤＲＥＳＳ　ｌにおける
ＬＯＡＤ　　ＯＰ　ＣＯＤ　Ｅは、ビットプロセサ１２
０によって実行可能なＯＰＣＯＤＥの一例である。この
ＬＯＡＤ　　ＯＰＣＯＤＥは、ビットプロセサ１２０内
のコマンドデコーダ１２６によってデコードされ、且つ
引数を持ったブールＯＰＣＯＤＥ又はそのＯＰＣＯＤＥ
に続くＯＰＥＲＡＮＤとしてビットプロセサ１２０によ
って認識される。このＯＰＣＯＤＥ及びそのＯＰＥＲＡ
ＮＤは、二個のアドレスに亘る。この場合、プログラム
カウンタ１２２は、２だけ前進し、従ってキャツシュＲ
ＡＭビットアドレスＡ４２におけるブールデータがパワ
ーフローレジスタ内ヘロードされた後に、命令ポインタ
はＡＤＤＲＥＳＳ３をポイントすることとなる。

ビットプロセサ１２０が上述したＬＯＡＤ動作を実施し
た後に、ＡＤＤＲＥＳＳ３における命令はコマンドデコ
ーダ１２６によってデコードされる。ビットプロセサが
、ＡＤＤＲＥＳＳ３における命令を、ＦＵＮＣコマンド
即ち機能ブロックプロセサ１１０によって実行されねば
ならない機能ブロックコマンドとして認識する。この機
能ブロックコマンド認識は、以下に説明する方法を使用
することによって行われる。

実際のプラクティスにおいては、ビットスタック１２３
の上（則のビットは、パワーフローレジスタ１２４を便
宜上第２図において別に模式的に示したが、パワーフロ
ーレジスタとして指定される。パワーフローレジスタ１
２４内のビットが「１」であると、パワーフローが表示
され、一方パワーフローレジスタ１２４内のビットがｒ
ＱＪであると、パワーフローは表示されない、ＡＤＤＲ
ＥＳＳ３におけるコマンドは、ｒｌ　０００ｂｃｃｃＪ
のオブジェクトコード表示に対応するＯＰＣＯＤＥ指定
ＦＵＮＣを有する機能ブロックコマンドであり、その場
合、ｒｌｏｏｏＪのビットは、高次ビットＩ　Ｎ７−Ｉ
　Ｎ４として指定され且つｒｂｂｂＣＪのビットは低次
ビットをｌＮ５−ＩＮＯとして指定される。ビットｌＮ
７−ｌＮ４は、特定のＯＰＣＯＤＥを表示する。ビット
ｌＮ５（第４図においては「ｂ」として指定されている
）が「１」に設定されると、このことは、現在のＯＰＣ
ＯＤＥ乃至はコマンドが常に実行されねばならない機能
ブロックコマンドであることを表わし、且つこのことは
そのコマンドを機能ブロックコマンドとして機能ブロッ
クプロセサ１１０が実行することを強制させる。対照的
に、ビットＩＮ３が「０」であると、機能ブロックプロ
セサ１１０によるそのコマンドの処理は、パワーフロー
が存在する場合にのみ必要とされる。ビットｌＮ２−Ｉ
ＮＯとして指定される三個のビットは、特定のＯＰＣＯ
ＤＥと関連する数のワード乃至は引数を有している。従
って、ビットｌＮ２−ＩＮＯは、機能ブロックプロセサ
が機能ブロック命令の処理を完了した時にビットプロセ
サ１２０がＲＥＳＵＭＥ　　ＡＤＤＲＥＳＳに到達する
ためにスキップするユーザプログラムＲＡＭ１３５内の
ワード乃至は引数の数を表わしている。この例において
は、ＲＥＳＵＭＥ　　ＡＤＤＲＥＳＳは、最後の機能ブ
ロック命令の後のＲＡＭ１３５における次のＯＰＣＯＤ
Ｅを有するアドレスである。

このように、ビットプロセサ１２０における命令ポイン
タは、ビットプロセサ１１０が機能ブロックコマンドを
処理した後に、ユーザプログラムの実行を再開するため
に適切な点に存在している。

以上、書込み可能論理制御器の装置について説明したが
、書込み可能論理制御器の動作方法に関して説明する１
本発明方法において使用される書込み可能論理制御器は
、高レベルコマンドを処理する機能ブロックプロセサと
低レベルコマンドを処理するビットプロセサとを有して
いる。このビットプロセサは、ＯＰＣＯＤＥとそれと関
連するＯＰＥＲＡＮＤを有するコマンドのシーケンスを
ｊ￥ったユーザプログラムを有するユーザプログラムメ
モリへ結合されている０本発明方法において使用される
ビットプロセサは、更に、パワーフロ−レジスタと、処
理されるべき次のコマンドＯＰＣＯＤＥをポイントする
命令ポインタを具備するプログラムカウンタを有してい
る。本発明方法によれば、ビットプロセサが、メモリ内
のコマンドのＯＰＣＯＤＥをデコードし且つ識別する。

このようなコマンドは、現在のコマンドと呼ばれる。

更に１本発明方法によれば、ビットプロセサは、現在の
コマンドに対して、（１）パワーフローレジスタ内にパ
ワーフローが表示されているか（２）現在のコマンドが
機能ブロックプロセサによって実行されねばならない機
能ブロックであることの二つの条件の内少なくとも一方
の条件が満足される場合には、現在のコマンドを処理す
るために、機能ブロックプロセサへ制御を復帰させる。

更に、本発明方法によれば、ビットプロセサは１機能ブ
ロックプロセサがビットプロセサから命令ポインタを検
索するまで待機し１次いでユーザプログラムメモリ内の
次のＯＰＣＯＤＥに対してポイントするために命令ポイ
ンタを調節する。

これらの条件の（１）及び（２）の何れもが満足されな
い場合には、ビットプロセサは現在のコマンドを処理す
る。

上述した如く１本発明は、機能ブロックプロセサとビッ
トプロセサとを具備する２プロセサ書込み可能論理制御
器において高速動作を達成する書込み可能論理制御器の
装置及び方法を提供している０本発明の書込み可能論理
制御器は、不所望の動作オーバーヘッドを減少する一方
、高速動作を達成している０本発明の書込み可能論理制
御器は、前述した従来技術の問題及び従来技術の制限を
解消している。

以上、本発明の具体的実施の態様について詳細に説明し
たが１本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来の２プロセサ書込み可能論理制御器を示し
たブロック図、第２図は本発明の一実施例に基づいて構
成された書込み可能論理制御器を示したブロック図、第
３図はマスクモードにおける本発明のビットプロセサの
動作を示したフローチャート図、第４図は本発明の書込
み可能論理制（囲器におけるユーザプログラムメモリ内
に格納されるユーザプログラムの一部のメモリマツプを
示した説明図、である。 （符号の説明） １００：書込み可能論理制御器 １０５：メインシステムパス １１０：機能ブロックプロセサ １２０、ビットプロセサ １２１　：マスク／スレーブモードレジスフ１２２・プ
ログラムカウンタ １２３：ビットスタック １２４：パワーフローレジスタ １２５：分離バッファ １２６：コマンドデコーダ １３５ニユ一ザブログラムＲＡＭ Ｉ４５ニジステムＲＡＭ １５０：プログラマインクフェース １５５：インテリジェントモジュールインタフェース １６０：接続用バス １７０ニジステムＦ　ＲＯＭ １８０：時間回路 １８５：クリスタル

Claims (1)

1. 【特許請求の範囲】 １、低レベルコマンドを処理するビットプロセサ、前記
   ビットプロセサに結合されており夫々のアドレスにおい
   てＯＰＣＯＤＥ及び関連するＯＰＥＲＡＮＤを有するユ
   ーザプログラムコマンドを格納するユーザプログラムメ
   モリ、前記ビットプロセサに結合されており高レベルコ
   マンドを処理する機能ブロックプロセサ、を有しており
   、前記ビットプロセサは、パワーフローレジスタ、現在
   のコマンドによって指定されるメモリ内のコマンドに対
   するメモリポインタを有するプログラムカウンタ、前記
   プログラムメモリ内の現在のコマンドのＯＰＣＯＤＥ及
   び関連するＯＰＥＲＡＮＤをデコードし且つ識別するデ
   コード手段、前記メモリ内の現在のコマンドをアクセス
   するメモリアクセス手段、（１）パワーフローが前記ビ
   ットプロセサのパワーフローレジスタ内に存在すること
   及び（２）前記機能ブロックが前記機能ブロックプロセ
   サによって実行されねばならないものであることの二つ
   の条件の内の少なくとも一方が満足される場合に前記機
   能ブロックプロセサに対する制御を停止する制御手段、
   前記機能ブロックプロセサが前記ビットプロセサから前
   記命令ポインタを検索するまで待機し次いで前記ユーザ
   プログラムメモリ内の次のＯＰＣＯＤＥで前記現在のコ
   マンドで指定されるＯＰＣＯＤＥへポイントするように
   前記命令ポインタを調節する命令ポインタ調節手段、を
   有することを特徴とする書込み可能論理制御器。 ２、特許請求の範囲第１項において、前記制御手段が前
   記機能ブロックプロセサに対する制御を停止した時に前
   記機能ブロックプロセサをして前記現在のコマンドを処
   理する手段を有することを特徴とする書込み可能論理制
   御器。 ３、特許請求の範囲第２項において、前記ビットプロセ
   サと前記機能ブロックプロセサとの間に待機ラインが結
   合されており、前記機能ブロックプロセサは待機信号が
   前記待機ライン上で活性化されると待機モードとされ、
   前記機能ブロックプロセサは前記待機信号が前記待機ラ
   イン上で非活性化されると動作モードとされることを特
   徴とする書込み可能論理制御器 ４、書込み可能論理制御器において、高レベルコマンド
   を処理する機能ブロックプロセサ、前記機能ブロックプ
   ロセサに結合されており低レベルコマンドを処理するビ
   ットプロセサを有しており、前記ビットプロセサはＯＰ
   ＣＯＤＥ及びそれと関連するＯＰＥＲＡＮＤを持ったコ
   マンドのシーケンスを持ったユーザプログラムを有する
   ユーザプログラムメモリへ結合されており、前記ビット
   プロセサはパワーフローレジスタと、処理されるべきユ
   ーザプログラムメモリ内のコマンドＯＰＣＯＤＥへポイ
   ントする命令ポインタを有するプログラムカウンタと、
   前記メモリ内における現在のコマンドと呼ばれるコマン
   ドのＯＰＣＯＤＥをデコードするためのデコード手段と
   、前記現在のコマンドが（１）パワーフローが前記パワ
   ーフローレジスタ内に表示されているか又は（２）前記
   現在のコマンドが前記機能ブロックプロセサによって実
   行されねばならない機能ブロックであるかの条件の内少
   なくとも一方の条件を充足する場合に前記現在のコマン
   ドを処理するために前記機能ブロックプロセサに対する
   制御を停止する手段と、前記機能ブロックプロセサが前
   記ビットプロセサから前記命令ポインタを検索するまで
   待機し次いで前記ユーザプログラムメモリ内の次のＯＰ
   ＣＯＤＥに対してポイントすべく前記命令ポインタを調
   節する命令ポインタ調節手段と、前記（１）及び（２）
   の何れの条件も満足しない場合に前記ビットプロセサ自
   身をして前記現在のコマンドを処理させる手段とを有し
   ており、前記ビットプロセサは、このような場合に、前
   記プログラムメモリ内の次のＯＰＣＯＤＥに対してポイ
   ントするように前記命令ポインタを前進させることを特
   徴とする書込み可能論理制御器。 ５、特許請求の範囲第４項において、前記命令ポインタ
   調節手段が、前記ユーザプログラムメモリ内の次の有効
   なＯＰＣＯＤＥに対してポイントすべく前記命令ポイン
   タをインクリメントさせる手段を有することを特徴とす
   る書込み可能論理制御器。 ６、特許請求の範囲第４項において、前記機能ブロック
   プロセサが、前記機能ブロックプロセサに対して制御が
   停止された時に前記現在のコマンドのＯＰＣＯＤＥを実
   行する手段を有しており、前記現在のコマンドのＯＰＣ
   ＯＤＥの実行は前記ビットプロセサが前記命令ポインタ
   を調節した後に行われることを特徴とする書込み可能論
   理制御器。 ７、特許請求の範囲第６項において、前記機能ブロック
   プロセサは、前記機能ブロックプロセサが前記現在のコ
   マンドのＯＰＣＯＤＥを実行した後に前記ビットプロセ
   サに対する制御を復帰する手段を有することを特徴とす
   る書込み可能論理制御器。 ８、高レベルコマンドを処理する機能ブロックプロセサ
   と低レベルコマンドを処理するビットプロセサとを有し
   ており、前記ビットプロセサはＯＰＣＯＤＥ及びそれと
   関連するＯＰＥＲＡＮＤを持ったコマンドのシーケンス
   を持ったユーザプログラムを有するユーザプログラムメ
   モリへ結合されており、前記ビットプロセサがパワーフ
   ローレジスタと、処理すべき次のコマンドＯＰＣＯＤＥ
   へポイントする命令ポインタを有するプログラムカウン
   タとを有する書込み可能論理制御器における制御方法に
   おいて、前記ビットプロセサは前記メモリ内の現在のコ
   マンドとして呼ばれるコマンドのＯＰＣＯＤＥをデコー
   ドすると共に識別し、前記ビットプロセサは前記現在の
   コマンドに対して（１）前記パワーフローレジスタ内に
   パワーフローの表示が存在するか、（２）前記現在のコ
   マンドが前記機能ブロックプロセサによって実行されね
   ばならない機能ブロックであるかの条件の内少なくとも
   一方の条件が充足される場合に前記現在のコマンドを処
   理するために前記機能ブロックプロセサへ制御を復帰さ
   せ、前記ビットプロセサは前記機能ブロックプロセサが
   前記ビットプロセサから命令ポインタを検索するまで待
   機し次いで前記ユーザプログラムメモリ内の次のＯＰＣ
   ＯＤＥに対してポイントすべく前記命令ポインタを調節
   し、且つ前記ビットプロセサは、そうでない場合には、
   前記（１）及び（２）の条件の何れもが満足されない場
   合には前記現在のコマンドを処理する、上記各ステップ
   を有することを特徴とする方法。 ９、特許請求の範囲第８項において、前記待機及び調節
   ステップが、次の有効なＯＰＣＯＤＥに対してポイント
   すべく前記命令ポインタをインクリメントさせることを
   包含することを特徴とする方法。 １０、特許請求の範囲第８項において、前記待機及び調
   節ステップの次に、前記機能ブロックプロセサが前記現
   在のコマンドのＯＰＣＯＤＥを実行するステップが次続
   することを特徴とする方法。 １１、特許請求の範囲第１０項において、前記ＯＰＣＯ
   ＤＥを実行するステップに続いて、前記ビットプロセサ
   へ制御を復帰するステップが次続することを特徴とする
   方法。