JPH03217903A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、複数のプロセッサによりシーケンス命令を分
担して実行する場合に好適なプログラマブルコントロー
ラに関する。

［従来の技術〕 従来、シーケンス命令の中のビット演算命令を専用的に
実行するビット演算プロセッサと、ビット演算命令以外
のシーケンス命令（応用命令と称す）を実行する演算プ
ロセッサとにより、構成したプログラマブルコントロー
ラが知られている。

このようなプログラマブルコントローラでは、ビット演
算プロセッサにおいて実行対象のシーケンス命令をフェ
ッチ（プログラムメモリに格納されたシーケンス命令を
読取り）し、シーケンス命令がビット演算命令であるか
否かを判定する。そしてフェッチしたシーケンス命令が
ビット演算命令であるときには、そのシーケンス命令を
実行する。

また、フェッチしたシーケンス命令がビット演算命令で
ないときには、ビット演算プロセッサから応用命令プロ
セッサに実行権を引渡して、応用命令プロセッサにおい
てシーケンス命令を分類後、演算処理する。シーケンス
命令は次の３種に分類される。

（１）条件接点（リレー）の導通（オン／オフ）状態に
かかわらず、その命令を実行する命令（２）条件接点の
導通状態にかかわらず非実行の命令、たとえば定義命令 （３）条件接点の導通状態により実行／非実行が決定さ
れる命令 このようなプログラマブルコントローラでは、ビット演
算プロセッサおよび応用命令プロセッサにより、それぞ
れ、シーケンス命令の実行／非実行を判定するため、本
願出願人は特願平１−２３８１７号において、実行すべ
きシーケンス命令およびその命令を実行すべきプロセッ
サを検出する処理にデコーダを用いて、シーケンス命令
の解析を１回のみで済むようにしたプログラマブルコン
トローラを提案している。

シーケンス命令の中の応用命令はその種類が多く、その
内容分析（デコーダの処理時間）に時間がかかる。そこ
で、上記提案では、ビット演算プロセッサの解析に割当
てる時間を解析最大時間に設定している。具体的には第
５図に示すように、Ｄ型フリップフロップ８により解析
処理にクロック信号ＣＬＫの２クロック分を固定的に割
当て、シーケンス命令の演算実行に１クロック分を割当
ている。

〔発明が解決しようとする課題〕

上記提案では、シーケンスプログラムの全体の処理時間
を短縮することができるようになったのであるが、１ク
ロックの時間で上述の解析処理を終了することができる
シーケンス命令（ビット演算命令）については、解析処
理を終了した後、無駄な待ち時間が生じる点において、
なお、改良の余地があった。

そこで、本発明の目的は、上述の点に鑑みて、さらに、
シーケンス命令の解析処理時間を短縮することができる
プログラマブルコントローラを提案することにある。

〔課題を解決するための手段１ このような目的を達成するために、本発明は、プログラ
ムメモリに格納されたシーケンス命令を読出し、当該読
出されたシーケンス命令の内容の解析を行って、その解
析の結果に基き、当該シーケンス命令の実行の要否を定
めるプログラマブルコントローラにおいて、前記解析に
要する時間の異なるシーケンス命令を区分するための分
類を当該シーケンス命令の種類毎に予め定め、前記読出
されたシーケンス命令を前記分類に従って区分する信号
解読回路と、該信号解読回路の区分結果に対応させた時
間だけ前記読出されたシーケンス命令を前記解析のため
に保持する信号保持回路とを具えたことを特徴とする。

〔作　用１ 本発明では、シーケンス命令の内容の解析に先立って、
解析時間のかかるシーケンス命令（応用命令）と解析時
間の短いシーケンス命令（ビット演算命令）に分類し、
読出されたシーケンス命令の種類の識別を信号解読回路
により行う。またこの識別結果に対応させて解析に要す
る時間だけ読出しのシーケンス命令を保持するようにし
たので、従来のように解析に一番長くかかる時間に合わ
せて、読出しのシーケンス命令の保持時間を合わせる必
要はな《、ビット演算命令の処理時間を短縮することが
できる。

〔実施例〕

以下、図面を参照して本発明の実施例を詳細に説明する
。

第１図は本発明実施例の基本構成を示す。

第１図において、ビット演算プロセッサ１，応用命令用
演算プロセッサ（不図示），プログラムメモリ２および
データメモリ３がアドレスバスおよびデータパスに共通
接続されている。

ビット演算プロセッサ１はシーケンス命令をプログラム
メモリ２から読出し、読出したシーケンス命令を種類毎
に分類する。このために、ビット演算プロセッサ１は本
発明に関わる信号保持回路１−１および信号解読回路１
−２を具えている。

プログラマムメモリ２はデコーダ１−４の発生するチッ
プ選択信号ＰＲＯにより動作可能状態となり、ビット演
算プロセッサｌによりアドレス指定されたシーケンス命
令を、データパスを介してビット演算プロセッサ１に出
力する。

データメモリ３はシーケンス命令で規定される条件接点
の導通状態を記憶し、ビット演算プロセッサ１により、
その導通状態を読み書き（アクセス）する。

プログラムメモリ２およびデータメモリ３は、デコーダ
１−４の発生するチップ選択（ｃ／ｓ）信号により動作
可能状態となる。

次に第１図の信号保持回路１−１および信号解読回路１
−２の回路構成の一例を第２図に示す。

信号保持回路１−１はナント回路１３−１．　１３−２
およびアンド回路１５−１．　１５−２，ならびにＤ型
フリップフロップ８により構成され、プログラムメモリ
２（第１図参照）からビット演算命令が読出されたとき
は、１クロツタ周期だけ読出し信号を保持出力すること
によりビット演算命令を保持する。また、プログラムメ
モリ２から応用命令が読出されたときは、２クロック周
期だけ読出し信号を保持出力することにより、応用命令
を保持する。命令フェッチパルス発生回路１２は、読出
し信号を作成するためのパルス信号を発生する。

信号解読回路１−２は、命令デコーダ１６，応用命令フ
ルデコーダ１７およびビット命令フルデコーダｌ８から
構成されている。

命令デコーダ１６はデータパス上の信号が、応用命令か
ビット演算命令かその他データであるかの区分を規定の
コード比較により解読し、検出する。命令デコーダ１６
によりデータパス上の信号がビット演算命令であること
が検出されたときは、そのビット演算命令が命令デコー
ダ１６からビット演算命令フルデコーダ１８に出力され
る。ビット演算命令フルデコーダｌ８は人力のビット演
算命令の種類を識別し、その識別結果を不図示のビット
演算回路に引き渡す。

データパス上の信号が応用命令であることが検出された
ときは、その応用命令が命令デコーダ１６から出力され
、応用命令フルデコーダ１７により実行の要否を判別す
るための詳細な種類の識別がなされる。

このような回路構成における本発明実施例の回路の動作
を次に説明する。

第１図において、起動後、ビット演算プロセッサ１は、
同期信号ＣＬＫに同期して、プログラムメモリ２の先頭
アドレスを指定し、信号保持回路１−１で読出し信号Ｒ
Ｄを発生する（第３図のタイミングＴＯ，第４図のタイ
ミングＴＴＯ）。この読出し信号ＲＤは、第２図の命令
フェッチパルス発生器１２の発生したパルス信号ＦＣＨ
により作成され、通常は、第３図のタイミングＴＯ〜Ｔ
５までレベルオフ状態を続ける。

この読出し信号ＲＤと、不図示のアドレス信号発生回路
のアドレス指定により、プログラムメモリ２から先頭ア
ドレスに記憶されたシーケンス命令がデータパス上に出
力される。〔第３図のタイミングＴ２，第４図のタイミ
ングＴＴＩ）次に、ビット演算プロセッサ１の信号解読
回路１−２内の命令デコーダ１６において、このシーケ
ンス命令の大分類処理が行なわれる。データパス上のシ
ーケンス命令がたとえば応用命令であることが検出され
ると、その検出信号ＷＯＲＤが信号保持回路１−１に入
力される。また、検出の応用命令は応用命令フルデコー
ダ１７において、その内容（種類）の識別がなされる。

一方、信号保持回路１−１では検出信号ＷＯＲＤの入力
に応じて、Ｄ型フリップフロップ８により第３図示の波
形Ａのパルス信号を発生し、読出し信号ＲＤを第３図の
タイミング１５〜Ｔ６の間、延長して保持出力する。同
様にアドレス信号も延長して保持出力される。

この結果、プログラムメモリ２は先頭アドレスのシーケ
ンス命令（応用命令）を２クロック周期分保持出力する
（第４図のタイミングＴＴＩ〜ＴＴ２）。この間応用命
令フルデコーダ１７では、応用命令の内容の解析を行う
。

その解析結果に基き、ＣＰＵの演算処理の要否が決定さ
れ、演算を要する応用命令については次のクロックで従
来通り、ＣＰＵにより演算実行される（第４図のタイミ
ングＴＴ３）。

応用命令の実行終了後、ビット演算プロセッサ１では次
のアドレスの指定および読出し信号を発生する（第４図
のタイミングＴＴＳ）。この読出し信号によりプログラ
ムメモリ２から読出されたシーケンス命令がビット演算
命令のときは、その旨がビット演算プロセッサ１の信号
解読回路１−２において検出され、検出のビット演算命
令がビット命令フルデコーダＩ８に引き渡される。ビッ
ト命令フルデコーダ１８ではビット演算命令についての
実行の要否が決定され、実行を要するビット演算命令が
次のクロックでビット演算プロセッサ１の演算回路で実
行される。

以下、上述の手順を繰り返し実行することにより、プロ
グラムメモリ２の出力されるシーケンス命令が、応用命
令については２クロツク分保持され、ビット演算命令に
ついては１クロック分保持される。

したがって、本実施例ではビット演算命令の読出し期間
と、応用命令の読出し期間を可変設定できるので、共に
２クロツクを要した従来例に比べると、ビット演算命令
の読出し時間を短縮することができる。

なお、本実施例では、シーケンス命令の種類に応じて、
クロック信号の発生時間を可変設定する例を示したが、
アドレス信号の発生時間も同様の処理を行えばよく、本
実施例では詳細な説明を省略する。

〔発明の効果〕

以上、説明したように、本発明によれば、解析処理の時
間に対応させて読出しのシーケンス命令を可変に保持さ
せるので、従来のように一定時間シーケンス命令を保持
する場合に比べて、無駄な待ち時間が生じることもなく
、特にビット演算命令の処理時間を短縮することができ
る。

【図面の簡単な説明】

第１図は本発明実施例の基本構成を示すブロック図、 第２図は第１図示の信号保持回路１−１および信号解読
回路１−２の回路構成の一例を示すブロック図、 第３図および第４図は本発明実施例の動作タイミングを
示すタイミングチャート、 第５図は従来例の回路構成を示すブロック図である。 １・・・ビット演算プロセッサ、 ２・・・プログラムメモリ、 ３・・・データメモリ、 ｌ２・・・命令フエツチパルス発生器、ｌ６・・・命令
デコーダ、 １７．　１８・・・フルデコーダ。 第 １ 図 オ書亡１１Ｍ亥」ヒイ列のクイミングチャート第３図 第 ５ 図

Claims (1)

1. 【特許請求の範囲】 １）プログラムメモリに格納されたシーケンス命令を読
   出し、当該読出されたシーケンス命令の内容の解析を行
   って、その解析の結果に基き、当該シーケンス命令の実
   行の要否を定めるプログラマブルコントローラにおいて
   、 前記解析に要する時間の異なるシーケンス命令を区分す
   るための分類を当該シーケンス命令の種類毎に予め定め
   、前記読出されたシーケンス命令を前記分類に従って区
   分する信号解読回路と、該信号解読回路の区分結果に対
   応させた時間だけ前記読出されたシーケンス命令を前記
   解析のために保持する信号保持回路と を具えたことを特徴とするプログラマブルコントローラ
   。