JPS6339927B2 - - Google Patents
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- JPS6339927B2 JPS6339927B2 JP55062531A JP6253180A JPS6339927B2 JP S6339927 B2 JPS6339927 B2 JP S6339927B2 JP 55062531 A JP55062531 A JP 55062531A JP 6253180 A JP6253180 A JP 6253180A JP S6339927 B2 JPS6339927 B2 JP S6339927B2
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- JP
- Japan
- Prior art keywords
- memory
- acc
- data
- register
- circuit
- Prior art date
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- Expired
Links
- 238000000034 method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
本発明はマイクロプログラム制御回路に関し、
マイクロ命令実行時のレジスターデータ・メモリ
間の円滑なデーダ授受をはかり、能率的なプログ
ラミング法を提供することを目的とする。 ここにいうマイクロ・プログラム制御回路は、
回路内に系を動作せしめるクロツクの発生回路、
種々のマイクロ命令を記憶するプログラム・メモ
リ（通常はROM＝Read Only Memory）、デー
タ保持用のデータ・メモリ（通常はRAM＝
Randam Access Memory）を備えたマイクロ
プロセツサー回路のことである。 従来のこの種の回路は、ワーキングレジスタと
してのアキユムレータ（以下ACCとする）で付
属の論理的演算回路（Arithmetic Logical Unit
―ALUとする）を介してデータの加減算、比較、
反転、転送等の処理を行うため、データ・メモリ
内のデータを操作する場合には、そのデータを
ACCへ転送し、演算処理し、再びデータメモリ
へ転送するという手続きをふむことになり、 (1) データ・メモリからACCへのデータ転送 (2) ACCの演算 (3) ACCからデータ・メモリへのデータ転送の
３段階全てをマイクロ命令で制御するようにな
つている。 本発明では、ハード・ウエア段階で常にACC
とデータ・メモリ内の主レジスタとして扱うメモ
リＢの内容を一致させる処理過程を持たせること
で、前記(1)〜(3)の処理のうちで(1)，(3)のデータ転
送のマイクロ命令を省略可能とし、プログラミン
グの効率化を目指している。 そしてデータ・メモリ内で主レジスタとして扱
うメモリＢの内容とACCの内容を一致させるた
めに、ACCの演算命令実行時には、その後に
ACCからメモリＢへの内容転送処理過程を、ま
た、メモリＢのアドレスを指定するアドレス指定
レジスタＡ（以下アドレス・ポインタＡとする）
の内容変更命令実行時には、その後にメモリＢか
らACCへの内容転送処理過程を持たせることで
常にACCとメモリＢの内容を等価にさせている。 以下、実際の発明例にもとづいて説明する。 第１図は、本発明例でのマイクロ・プログラム
制御回路の全体ブロツク図である。 １０１は水晶等を用いた発振器（分周器も含
む）であり、１０１からの信号を受けてクロツク
発生回路１０２で、システムを動作せしめるクロ
ツクφA，φB（ANDゲート１１７の出力）が形成
されている。１０３はプログラム・メモリ１０４
のプログラム・アドレスを指定するプログラム・
カウンタであつて、クロツクφBによりカウン
ト・アツプしていく。プログラム・メモリは、例
えばトランジスタの有無によつて論理が決まるよ
うなPLA（Programable Logic Alley）構成の
ROMであり、１０３のプログラム・カウンタで
指定された番地のメモリの内容（マイクロ命令）
は１０５のインストラクシヨン・レジスタへ転送
される。１０５はマイクロ命令保持用のインスト
ラクシヨン・レジスタであり、かつマイクロ命令
解読用のインストラクシヨン・デコーダを兼備す
る。１０５のインストラクシヨン・デコーダで解
読されたマイクロ命令は１１８のインストラクシ
ヨン・バスを介して各ブロツクを制御し、命令の
実行を行なう。１０６，１０７はデータ・メモリ
ーRAM内のメモリの番地指定用データ・ポイン
タである。１０６はRAM内のメモリ群中で主レ
ジスタとして扱うメモリＢのアドレス指定用レジ
スタＡであり、１０７はRAM内のメモリ群中で
従レジスタ（単なるデータ保持用メモリ）として
のメモリのアドレス指定用レジスタである。１０
６，１０７のいずれによりRAM内のメモリを指
定するかは、１１８のインストラクシヨン・バス
にのつたマイクロ命令で選択され、１０６のアド
レス指定用レジスタＡは１１２のATM Ｆ／Ｆ、
１１３のMTA Ｆ／Ｆのいずれかがセツトされ
ていても選択される。（後述） １１０はワーキング・レジスタとしてのACC
であつて、論理演算回路１１１を介してデータの
演算を行なう。データの転送、授受は１１９，１
２１，１２２，１２３のデータ・バスを介して為
される。 １１２，１１３はACCとRAM内のメモリＢの
内容を一致せしめるためのフラグである。 ATM Ｆ／Ｆの動作は、以下のような１０５
のROMから発生するマイクロ命令をうけて
マイクロ命令実行時のレジスターデータ・メモリ
間の円滑なデーダ授受をはかり、能率的なプログ
ラミング法を提供することを目的とする。 ここにいうマイクロ・プログラム制御回路は、
回路内に系を動作せしめるクロツクの発生回路、
種々のマイクロ命令を記憶するプログラム・メモ
リ（通常はROM＝Read Only Memory）、デー
タ保持用のデータ・メモリ（通常はRAM＝
Randam Access Memory）を備えたマイクロ
プロセツサー回路のことである。 従来のこの種の回路は、ワーキングレジスタと
してのアキユムレータ（以下ACCとする）で付
属の論理的演算回路（Arithmetic Logical Unit
―ALUとする）を介してデータの加減算、比較、
反転、転送等の処理を行うため、データ・メモリ
内のデータを操作する場合には、そのデータを
ACCへ転送し、演算処理し、再びデータメモリ
へ転送するという手続きをふむことになり、 (1) データ・メモリからACCへのデータ転送 (2) ACCの演算 (3) ACCからデータ・メモリへのデータ転送の
３段階全てをマイクロ命令で制御するようにな
つている。 本発明では、ハード・ウエア段階で常にACC
とデータ・メモリ内の主レジスタとして扱うメモ
リＢの内容を一致させる処理過程を持たせること
で、前記(1)〜(3)の処理のうちで(1)，(3)のデータ転
送のマイクロ命令を省略可能とし、プログラミン
グの効率化を目指している。 そしてデータ・メモリ内で主レジスタとして扱
うメモリＢの内容とACCの内容を一致させるた
めに、ACCの演算命令実行時には、その後に
ACCからメモリＢへの内容転送処理過程を、ま
た、メモリＢのアドレスを指定するアドレス指定
レジスタＡ（以下アドレス・ポインタＡとする）
の内容変更命令実行時には、その後にメモリＢか
らACCへの内容転送処理過程を持たせることで
常にACCとメモリＢの内容を等価にさせている。 以下、実際の発明例にもとづいて説明する。 第１図は、本発明例でのマイクロ・プログラム
制御回路の全体ブロツク図である。 １０１は水晶等を用いた発振器（分周器も含
む）であり、１０１からの信号を受けてクロツク
発生回路１０２で、システムを動作せしめるクロ
ツクφA，φB（ANDゲート１１７の出力）が形成
されている。１０３はプログラム・メモリ１０４
のプログラム・アドレスを指定するプログラム・
カウンタであつて、クロツクφBによりカウン
ト・アツプしていく。プログラム・メモリは、例
えばトランジスタの有無によつて論理が決まるよ
うなPLA（Programable Logic Alley）構成の
ROMであり、１０３のプログラム・カウンタで
指定された番地のメモリの内容（マイクロ命令）
は１０５のインストラクシヨン・レジスタへ転送
される。１０５はマイクロ命令保持用のインスト
ラクシヨン・レジスタであり、かつマイクロ命令
解読用のインストラクシヨン・デコーダを兼備す
る。１０５のインストラクシヨン・デコーダで解
読されたマイクロ命令は１１８のインストラクシ
ヨン・バスを介して各ブロツクを制御し、命令の
実行を行なう。１０６，１０７はデータ・メモリ
ーRAM内のメモリの番地指定用データ・ポイン
タである。１０６はRAM内のメモリ群中で主レ
ジスタとして扱うメモリＢのアドレス指定用レジ
スタＡであり、１０７はRAM内のメモリ群中で
従レジスタ（単なるデータ保持用メモリ）として
のメモリのアドレス指定用レジスタである。１０
６，１０７のいずれによりRAM内のメモリを指
定するかは、１１８のインストラクシヨン・バス
にのつたマイクロ命令で選択され、１０６のアド
レス指定用レジスタＡは１１２のATM Ｆ／Ｆ、
１１３のMTA Ｆ／Ｆのいずれかがセツトされ
ていても選択される。（後述） １１０はワーキング・レジスタとしてのACC
であつて、論理演算回路１１１を介してデータの
演算を行なう。データの転送、授受は１１９，１
２１，１２２，１２３のデータ・バスを介して為
される。 １１２，１１３はACCとRAM内のメモリＢの
内容を一致せしめるためのフラグである。 ATM Ｆ／Ｆの動作は、以下のような１０５
のROMから発生するマイクロ命令をうけて
【表】
制御される。
（表１）のマイクロ命令が、インストラクシヨ
ン・バス１１８に乗ると、ACC、ALUでは（表
１）に示されたような実行動作がなされ、同時に
ATM Ｆ／Ｆがセツトされる。ATMがセツトさ
れると、RAMのメモリ指定は１０６のアドレス
指定用レジスタが選択され、ANDゲート１１４
をONさせて演算結果後のACCの内容をデータ・
バス１２４を介して、RAM内のメモリＢに書き
込む。また、ATM Ｆ／Ｆがセツトされるとイ
ンバータ１２５の出力は「０」レベルとなつて、
ANDゲート１１７で、プログラム・メモリ系へ
のクロツクφBをマスクする。それにより、プロ
グラム・カウンタ１０３がカウント・アツプする
のを防ぐ。 第２図にACCとALUの具体的な回路例を示す。
２０１はACCのA1とA2のビツトであり、ラツチ
で構成され、A3，A4についても同様の構成とな
つている。（付属のALUについても同様）２０
５，２０５′は全加算器で、第３図ａにその回路
例を示す。２０６，２０６′は加算時の上位ビツ
トへのキヤリー発生器（減算時はボロー発生器）
で、第３図ｂにその回路例を示す。２０４，２０
４′は加算、減算時の１０７のアドレス指定レジ
スタで指定されるメモリからのデータ信号（M1，
M2はその２つの下位ビツト）の正論理、反転論
理を選択する。 すなわち、ADD命令実行時には、M1，M2が
選択されて、ACCのデータと加算される。この
とき、２０５，２０６の端子Ｃへの入力は「０」
レベルである。SUB命令実行時には、1，2が
選択されて、ACCのデータに加算される。この
とき、２０５，２０６の端子Ｃへの入力は「１」
レベルである。つまり、・２の補数加算を行なう
ことになり、結果的にACCからＭを減じた値が
ACCのA1ビツトに書きこまれる。ROTR命令実
行時にはA2の内容がAND２０８とOR２１２の
各ゲートを介して（A2についてはA3の内容が
AND２０８′とOR２１２′を介して）A1のビツ
トに書きこまれる。ROTL、NEGA、EXC
（EXCでは、ACCの内容がAND２１６，２１７
を介してRAMへの入W1，W2に出力される）に
ついても同様に、ACCへ新データが書きこまれ
る。 ATM Ｆ／Ｆは第４図４０１に示すようなラ
ツチである。４０１のATM Ｆ／Ｆは書き込み
クロツクφ１であり、そのマスターＭ出力をデー
タとするラツチ４０３の書き込みクロツクはφ２
である。φ１とφ２を第５図に示すが、ともに同
一の周期を持ち、互いに位相の異なる信号であ
る。ATM Ｆ／Ｆは、（表１）に示される命令が
発生するとφ１でセツトされる。このとき、第２
図のALUとACCの回路系で命令が実行され、φ
１でACCの新データが書きこまれる。４０１が
セツトされると、第２図でのATM信号は「１」
レベルとなり、２０７〜２１１，２０７′〜２１
１′の各ANDゲートで命令の実行を禁止し、（命
令を二重に実行することを防ぐ。）２１５のOR
ゲート出力が「１」となるから、ACCの内容を
AND２１６，２１７を介してRAMのメモリＢ
に転送する。（第１図からわかるように、ATM
Ｆ／Ｆのセツト時には１０６のアドレス指定レジ
スタが選択されている。）また、第１図中のプロ
グラム・メモリ系を制御するクロツクφBの中で、
プログラム・カウンタのカウント・アツプを行な
わしめるクロツクをφ１Ｂとする。（第４図参照）
φ１ＢはATM Ｆ／Ｆ（MTA Ｆ／Ｆについても
同様）の「１」レベル状態ではマスクされ、プロ
グラム・カウンタのカウント・アツプが阻止され
る。 ATM Ｆ／Ｆのセツト状態は、ラツチ４０３
の出力により、φ１の一周期分だけ続く。 MTA Ｆ／Ｆの動作は、以下のような１０５
のROMから発生するマイクロ命令により制御さ
れる。
ン・バス１１８に乗ると、ACC、ALUでは（表
１）に示されたような実行動作がなされ、同時に
ATM Ｆ／Ｆがセツトされる。ATMがセツトさ
れると、RAMのメモリ指定は１０６のアドレス
指定用レジスタが選択され、ANDゲート１１４
をONさせて演算結果後のACCの内容をデータ・
バス１２４を介して、RAM内のメモリＢに書き
込む。また、ATM Ｆ／Ｆがセツトされるとイ
ンバータ１２５の出力は「０」レベルとなつて、
ANDゲート１１７で、プログラム・メモリ系へ
のクロツクφBをマスクする。それにより、プロ
グラム・カウンタ１０３がカウント・アツプする
のを防ぐ。 第２図にACCとALUの具体的な回路例を示す。
２０１はACCのA1とA2のビツトであり、ラツチ
で構成され、A3，A4についても同様の構成とな
つている。（付属のALUについても同様）２０
５，２０５′は全加算器で、第３図ａにその回路
例を示す。２０６，２０６′は加算時の上位ビツ
トへのキヤリー発生器（減算時はボロー発生器）
で、第３図ｂにその回路例を示す。２０４，２０
４′は加算、減算時の１０７のアドレス指定レジ
スタで指定されるメモリからのデータ信号（M1，
M2はその２つの下位ビツト）の正論理、反転論
理を選択する。 すなわち、ADD命令実行時には、M1，M2が
選択されて、ACCのデータと加算される。この
とき、２０５，２０６の端子Ｃへの入力は「０」
レベルである。SUB命令実行時には、1，2が
選択されて、ACCのデータに加算される。この
とき、２０５，２０６の端子Ｃへの入力は「１」
レベルである。つまり、・２の補数加算を行なう
ことになり、結果的にACCからＭを減じた値が
ACCのA1ビツトに書きこまれる。ROTR命令実
行時にはA2の内容がAND２０８とOR２１２の
各ゲートを介して（A2についてはA3の内容が
AND２０８′とOR２１２′を介して）A1のビツ
トに書きこまれる。ROTL、NEGA、EXC
（EXCでは、ACCの内容がAND２１６，２１７
を介してRAMへの入W1，W2に出力される）に
ついても同様に、ACCへ新データが書きこまれ
る。 ATM Ｆ／Ｆは第４図４０１に示すようなラ
ツチである。４０１のATM Ｆ／Ｆは書き込み
クロツクφ１であり、そのマスターＭ出力をデー
タとするラツチ４０３の書き込みクロツクはφ２
である。φ１とφ２を第５図に示すが、ともに同
一の周期を持ち、互いに位相の異なる信号であ
る。ATM Ｆ／Ｆは、（表１）に示される命令が
発生するとφ１でセツトされる。このとき、第２
図のALUとACCの回路系で命令が実行され、φ
１でACCの新データが書きこまれる。４０１が
セツトされると、第２図でのATM信号は「１」
レベルとなり、２０７〜２１１，２０７′〜２１
１′の各ANDゲートで命令の実行を禁止し、（命
令を二重に実行することを防ぐ。）２１５のOR
ゲート出力が「１」となるから、ACCの内容を
AND２１６，２１７を介してRAMのメモリＢ
に転送する。（第１図からわかるように、ATM
Ｆ／Ｆのセツト時には１０６のアドレス指定レジ
スタが選択されている。）また、第１図中のプロ
グラム・メモリ系を制御するクロツクφBの中で、
プログラム・カウンタのカウント・アツプを行な
わしめるクロツクをφ１Ｂとする。（第４図参照）
φ１ＢはATM Ｆ／Ｆ（MTA Ｆ／Ｆについても
同様）の「１」レベル状態ではマスクされ、プロ
グラム・カウンタのカウント・アツプが阻止され
る。 ATM Ｆ／Ｆのセツト状態は、ラツチ４０３
の出力により、φ１の一周期分だけ続く。 MTA Ｆ／Ｆの動作は、以下のような１０５
のROMから発生するマイクロ命令により制御さ
れる。
【表】
以上のような、RAM内のメモリＢのアドレス
指定用レジスタＡの操作命令実行時には、第４図
に示すMTA Ｆ／Ｆ４０２がセツトされ、第２
図でのORゲート２１３、ANDゲート２１１を動
作させて、メモリＢ（このとき、第１図からわか
るように、MTA Ｆ／Ｆのセツト時には１０６
のアドレス指定レジスタが選択されている。）の
内容をACCに転送する。このとき、プログラ
ム・カウンタの動作クロツクφ１Ｂをマスクする
手順は、ATM Ｆ／Ｆの場合と共通である。 このように、常にACCとRAM内の主レジスタ
としてのメモリＢを等価にしておくことで、
ACCとメモリ間のデータ転送の処理はソフト・
ウエアでの処理は軽減され、能率的なプログラミ
ング法が提供されうる。
指定用レジスタＡの操作命令実行時には、第４図
に示すMTA Ｆ／Ｆ４０２がセツトされ、第２
図でのORゲート２１３、ANDゲート２１１を動
作させて、メモリＢ（このとき、第１図からわか
るように、MTA Ｆ／Ｆのセツト時には１０６
のアドレス指定レジスタが選択されている。）の
内容をACCに転送する。このとき、プログラ
ム・カウンタの動作クロツクφ１Ｂをマスクする
手順は、ATM Ｆ／Ｆの場合と共通である。 このように、常にACCとRAM内の主レジスタ
としてのメモリＢを等価にしておくことで、
ACCとメモリ間のデータ転送の処理はソフト・
ウエアでの処理は軽減され、能率的なプログラミ
ング法が提供されうる。
第１図、本発明にもとづく実施例の全体構成
図、第２図、第１図中のALUとACCの詳細図、
第３図、第２図中の全加算器と上位ビツトへのキ
ヤリー発生器の構成図、第４図、ATM Ｆ／Ｆ
とMTA Ｆ／Ｆ、第５図、動作クロツク。
図、第２図、第１図中のALUとACCの詳細図、
第３図、第２図中の全加算器と上位ビツトへのキ
ヤリー発生器の構成図、第４図、ATM Ｆ／Ｆ
とMTA Ｆ／Ｆ、第５図、動作クロツク。
Claims (1)
- １ 各々の電子回路を動作せしめるクロツク信号
を発生するクロツク信号形成回路、第１マイクロ
命令及び第２マイクロ命令等の各種マイクロ命令
を記憶する第１記憶回路、各種データを記憶する
第２記憶回路、前記第１マイクロ命令に基づきデ
ータの演算、転送等を行うワーキングレジスタ、
前記第２マイクロ命令に基づき前記第２記憶回路
を構成するメモリのアドレスを指定するアドレス
指定用レジスタ、前記第１マイクロ命令の入力を
条件として、前記第１マイクロ命令に基づきデー
タの演算、転送等を行つた後の前記ワーキングレ
ジスタの内容を前記アドレス指定用レジスタで指
定されている前記メモリのアドレスへ転送する第
１転送回路、前記第２マイクロ命令の入力を条件
として、前記アドレス指定用レジスタで指定され
た前記メモリのアドレスの内容を前記ワーキング
レジスタへ転送する第２転送回路を有することを
特徴とするマイクロプログラム制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253180A JPS56159737A (en) | 1980-05-12 | 1980-05-12 | Microprogram control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6253180A JPS56159737A (en) | 1980-05-12 | 1980-05-12 | Microprogram control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56159737A JPS56159737A (en) | 1981-12-09 |
| JPS6339927B2 true JPS6339927B2 (ja) | 1988-08-09 |
Family
ID=13202870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6253180A Granted JPS56159737A (en) | 1980-05-12 | 1980-05-12 | Microprogram control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56159737A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546852A (en) * | 1977-06-17 | 1979-01-19 | Akio Moriyoshi | Method of making rounddbind and process machine |
-
1980
- 1980-05-12 JP JP6253180A patent/JPS56159737A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546852A (en) * | 1977-06-17 | 1979-01-19 | Akio Moriyoshi | Method of making rounddbind and process machine |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56159737A (en) | 1981-12-09 |
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