JPS60258644A - 乗算装置 - Google Patents
乗算装置Info
- Publication number
- JPS60258644A JPS60258644A JP59114748A JP11474884A JPS60258644A JP S60258644 A JPS60258644 A JP S60258644A JP 59114748 A JP59114748 A JP 59114748A JP 11474884 A JP11474884 A JP 11474884A JP S60258644 A JPS60258644 A JP S60258644A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- circuit
- bit
- output
- multiplication
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- Physics & Mathematics (AREA)
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、符号付データの乗算装置に関し、乗算器の幅
を乗数および被乗数のデータ蔀の幅の和にとどめても全
ての演算結果が得られるようにするものである。
を乗数および被乗数のデータ蔀の幅の和にとどめても全
ての演算結果が得られるようにするものである。
［従来の技術〕
周知のように計算機では数値を２値数で表わし、２値数
の左側最上位ビットを符号ビット、中間複数ビットを仮
数部例えば正規化された真値部、右端複数ビットを指数
部としたりする。符号ビットは１ピントとし、正数なら
０、負数なら１とするのが普通であるが、演算器では符
号ビットを２ビツトにすることもある。
の左側最上位ビットを符号ビット、中間複数ビットを仮
数部例えば正規化された真値部、右端複数ビットを指数
部としたりする。符号ビットは１ピントとし、正数なら
０、負数なら１とするのが普通であるが、演算器では符
号ビットを２ビツトにすることもある。
計算機では補数もよく用いられる。ｎビット２値数をＡ
＝Ａｎ−１・・・・・・Ａ ＋ Ａ ｏとし、最初の
Ａ ｎ−１は符号ビット、残りのＡ ｎ−２・・・・・
・Ａ ＋ Ａ ａが真値（又は絶対値）とすると、への
１の補数Ａ’ （擬補数）は各ビットを反転させたもの
であり、各ビットＡｎ−１＋ ・・・・・・Ａ＋、Ａｎ
を各々の排他オアゲートに与え、該ゲートの他方の入力
にはＨ（ハイ）レベル″１”を与えることにより得られ
る。ＡとＡ′の和はオール１である。Ａの２の補数Ａ＊
（真補数）はＡ＋Ａ＊が１ビット多い１００・・・・・
・０になる如き数でＡ＋Ａ＊ ＝Ａ＋Ａ’ ＋１の関係
がある。Ａ＊をめるにはビット走査法が用いられ、右端
又は下位ビットから“１”を探していって１が発見され
たらそこまでの各ビットはそのま−１以後の各ビットは
反転する；例えばＡｔビットが最初の１ならＡ＊＝χｎ
−１，入ｎ−２、”’ ・・’ Ａ ｉ＋ ｌＡ１Ａ１
−１ ・・・・・・Ａ＋Ａｏとする。
＝Ａｎ−１・・・・・・Ａ ＋ Ａ ｏとし、最初の
Ａ ｎ−１は符号ビット、残りのＡ ｎ−２・・・・・
・Ａ ＋ Ａ ａが真値（又は絶対値）とすると、への
１の補数Ａ’ （擬補数）は各ビットを反転させたもの
であり、各ビットＡｎ−１＋ ・・・・・・Ａ＋、Ａｎ
を各々の排他オアゲートに与え、該ゲートの他方の入力
にはＨ（ハイ）レベル″１”を与えることにより得られ
る。ＡとＡ′の和はオール１である。Ａの２の補数Ａ＊
（真補数）はＡ＋Ａ＊が１ビット多い１００・・・・・
・０になる如き数でＡ＋Ａ＊ ＝Ａ＋Ａ’ ＋１の関係
がある。Ａ＊をめるにはビット走査法が用いられ、右端
又は下位ビットから“１”を探していって１が発見され
たらそこまでの各ビットはそのま−１以後の各ビットは
反転する；例えばＡｔビットが最初の１ならＡ＊＝χｎ
−１，入ｎ−２、”’ ・・’ Ａ ｉ＋ ｌＡ１Ａ１
−１ ・・・・・・Ａ＋Ａｏとする。
ところで符号ビットとｍビット真値（データ）部からな
る２進数の２の補数と、同じく符号ビットとｎビットデ
ータ部からなる２進数の２の補数とを乗算する場合、そ
のデータ部の積の最大桁数は、乗数Ａが一２ｒ′１．被
乗数Ｂが一２ｎのときであり、２”Ｘ −２ｎの乗算結
果（積）の桁数は（ｍ＋ｎ＋１）になる。他の場合の乗
算結果の桁数は（ｍ＋ｎ）桁であり、従って−２”Ｘ
−２ｎの場合のみ他の場合より１桁（１ビツト）多くな
る。なおｍ、ｎビットの２進数の最大値は２”−１、２
”−１であるからこれらの積の最大値は２ ｍ＋ｎ （
２ｍ４−２ｎ） ＋１であって（ｍ＋ｎ）桁内に収まる
が、２の補数表示をするとその最小値は００・・・・・
・０、これは真数では１．該０の数をｍ、ｎ個として２
ｍ、２ｎに相当する。従って積は２Ｉ′ｒＩ＋ｎとなり
、桁数はｍ ＋ ｎ ＋１桁となる。
る２進数の２の補数と、同じく符号ビットとｎビットデ
ータ部からなる２進数の２の補数とを乗算する場合、そ
のデータ部の積の最大桁数は、乗数Ａが一２ｒ′１．被
乗数Ｂが一２ｎのときであり、２”Ｘ −２ｎの乗算結
果（積）の桁数は（ｍ＋ｎ＋１）になる。他の場合の乗
算結果の桁数は（ｍ＋ｎ）桁であり、従って−２”Ｘ
−２ｎの場合のみ他の場合より１桁（１ビツト）多くな
る。なおｍ、ｎビットの２進数の最大値は２”−１、２
”−１であるからこれらの積の最大値は２ ｍ＋ｎ （
２ｍ４−２ｎ） ＋１であって（ｍ＋ｎ）桁内に収まる
が、２の補数表示をするとその最小値は００・・・・・
・０、これは真数では１．該０の数をｍ、ｎ個として２
ｍ、２ｎに相当する。従って積は２Ｉ′ｒＩ＋ｎとなり
、桁数はｍ ＋ ｎ ＋１桁となる。
上述したケースにも対処できるようにするには乗算器の
幅を（ｍ＋ｎ＋１）ビア）にすればよいが−０稀にしか
起らないケースに対応するために乗算器の幅を広くして
おくことは得策ではない。乗算器は最近では１チツプ型
のものもあるが、通常は各々のチップに構成された同じ
型のバイトスライス乗算回路を所要数配列して構成され
る。そこで最上位側の乗算回路は１ビット多いとなると
、それだけ他とは異なる回路を用意せねばならず、コス
トアップを招く。
幅を（ｍ＋ｎ＋１）ビア）にすればよいが−０稀にしか
起らないケースに対応するために乗算器の幅を広くして
おくことは得策ではない。乗算器は最近では１チツプ型
のものもあるが、通常は各々のチップに構成された同じ
型のバイトスライス乗算回路を所要数配列して構成され
る。そこで最上位側の乗算回路は１ビット多いとなると
、それだけ他とは異なる回路を用意せねばならず、コス
トアップを招く。
図面で説明すると、一般の演算回路はブース（Ｂｏｏｔ
ｈ ）のアルゴリズムに依るものが用いられ、第２図に
示すように、乗数をデコードするデコーダ１０、デコー
ドされた乗数により被乗数をシフトするシフタ１２、シ
フタの出力を足し合わせるＣ３Ａ （キャリーセーブア
ダー）１４、及びＣＳＡの出力の和をとり積を出力する
ＣＰＡ （キャリープロパゲートアダー）１６からなる
。これらを実現するには前述の部分ごとにチップ分割す
ることが多いが、Ｃ３Ａは多入力の加算器であるためバ
イトスライスなどによりチップ分割することが多い。こ
の場合、各バイトスライスＣ３Ａは共通なものを使用で
きればコストが安（て済む。
ｈ ）のアルゴリズムに依るものが用いられ、第２図に
示すように、乗数をデコードするデコーダ１０、デコー
ドされた乗数により被乗数をシフトするシフタ１２、シ
フタの出力を足し合わせるＣ３Ａ （キャリーセーブア
ダー）１４、及びＣＳＡの出力の和をとり積を出力する
ＣＰＡ （キャリープロパゲートアダー）１６からなる
。これらを実現するには前述の部分ごとにチップ分割す
ることが多いが、Ｃ３Ａは多入力の加算器であるためバ
イトスライスなどによりチップ分割することが多い。こ
の場合、各バイトスライスＣ３Ａは共通なものを使用で
きればコストが安（て済む。
−例として９ビツトと８ビツト（共に最上位ピントは符
号、残りは２の補数表現）の乗算の時−２８ｘ ２７の
場合を除いて積は（２＋５−１）〜−（２１５−１）と
なり、１６ビツト（最上位ビットは符号）で表わせるた
めＣ３ＡＩ４は第３図に示すように１バイトスライスの
チップ２個１．４ａ、１４ｂで構成できる。しかし−２
８Ｘ ２７の場合は積が２１５となり、符号を入れると
１７ビツトになってしまうためＣ３Ａも１７ビツト幅で
構成せねばならず、１バイトスライスのチップ２個では
構成不可能になる。１７ビツト幅にするには第４図に示
すように一方のＣ３Ａ１４Ｇは９ビツトスライスにする
、または第５図に示すように９ビツトスライスのチップ
２個を用い一方は最上位１ビツトを遊ばせる、他はなく
、前者の場合は共通化できず、後者の場合は無駄が住し
る。
号、残りは２の補数表現）の乗算の時−２８ｘ ２７の
場合を除いて積は（２＋５−１）〜−（２１５−１）と
なり、１６ビツト（最上位ビットは符号）で表わせるた
めＣ３ＡＩ４は第３図に示すように１バイトスライスの
チップ２個１．４ａ、１４ｂで構成できる。しかし−２
８Ｘ ２７の場合は積が２１５となり、符号を入れると
１７ビツトになってしまうためＣ３Ａも１７ビツト幅で
構成せねばならず、１バイトスライスのチップ２個では
構成不可能になる。１７ビツト幅にするには第４図に示
すように一方のＣ３Ａ１４Ｇは９ビツトスライスにする
、または第５図に示すように９ビツトスライスのチップ
２個を用い一方は最上位１ビツトを遊ばせる、他はなく
、前者の場合は共通化できず、後者の場合は無駄が住し
る。
またＣＰＡ１６の部分も１７ビツト入力にしなくてはい
けないから、回路が大きくなってしまう。
けないから、回路が大きくなってしまう。
本発明は乗算器の幅を（ｍ＋ｎ）桁にしたままでｍ、ｎ
ビットの乗数、被乗数の積の全てのケースに対する乗算
出力を生じさせることができるようにしようとするもの
である。
ビットの乗数、被乗数の積の全てのケースに対する乗算
出力を生じさせることができるようにしようとするもの
である。
本発明の乗算装置は、符号付ｍビットデータの２の補数
と符号付ｎビットデータの２の補数との乗算を行う乗算
器と、真補数が同時に一２ｍ、： −’２”であること
を検出して該乗算器の出方を禁止する２ｍｘ ２ ｎ検
出回路と、該検出回路が一２ｍ×−２ｎを検出したとき
予め記憶しである２ｎｉ＋ｎを出力する２ 出力回路と
、該出力回路の出力と該乗算器の出力を合成するオア回
路とを備えてなることを特徴とするものである。
と符号付ｎビットデータの２の補数との乗算を行う乗算
器と、真補数が同時に一２ｍ、： −’２”であること
を検出して該乗算器の出方を禁止する２ｍｘ ２ ｎ検
出回路と、該検出回路が一２ｍ×−２ｎを検出したとき
予め記憶しである２ｎｉ＋ｎを出力する２ 出力回路と
、該出力回路の出力と該乗算器の出力を合成するオア回
路とを備えてなることを特徴とするものである。
このようにすれば乗算器は一２ｍ×−２ｎ以外の乗算を
行えばよいので、その幅は（ｍ ＋ Ｈ）ビットで済む
。代りに一２ｍｘ−２１なる特殊なケースを別回路で検
出し、その積に相当する２ ｍ”ｎを固定値として出力
する。従って乗算器の幅を（ｍ＋ｎ）ビットにしたまま
で全てのケースに応じた乗算結果を出力できる。以下実
施例を参照しながら本発明の構成、作用を更に詳しく説
明する。
行えばよいので、その幅は（ｍ ＋ Ｈ）ビットで済む
。代りに一２ｍｘ−２１なる特殊なケースを別回路で検
出し、その積に相当する２ ｍ”ｎを固定値として出力
する。従って乗算器の幅を（ｍ＋ｎ）ビットにしたまま
で全てのケースに応じた乗算結果を出力できる。以下実
施例を参照しながら本発明の構成、作用を更に詳しく説
明する。
図面は本発明の一実施例を示すブロック図で、１は８×
８ビツトの部分乗算を行なうバイトスライス乗算回路１
１，１２．・・・・・・を例えば８個配列して１ビツト
の符号部、７ビツトの指数部、５６ビツトのデータ（仮
数）部、計６４ビットからなる２数Ａ、 Ｂの乗算を行
う乗算器である。乗数Ａのデータ部がｍビット、被乗数
Ｂのデータ部がｎビット（本例ではｍ＝ｎ−５６）であ
るとき、この乗算器１には一２ｍｘ ２ｎ以外の積Ｃを
出力させる。２は−２”Ｘ −２°の検出回路で、検出
時に乗算器１に対し出力禁止信号ＩＮＨを与え、また同
時に後段回路３に対しイネーブル信号ＥＮＢを与える。
８ビツトの部分乗算を行なうバイトスライス乗算回路１
１，１２．・・・・・・を例えば８個配列して１ビツト
の符号部、７ビツトの指数部、５６ビツトのデータ（仮
数）部、計６４ビットからなる２数Ａ、 Ｂの乗算を行
う乗算器である。乗数Ａのデータ部がｍビット、被乗数
Ｂのデータ部がｎビット（本例ではｍ＝ｎ−５６）であ
るとき、この乗算器１には一２ｍｘ ２ｎ以外の積Ｃを
出力させる。２は−２”Ｘ −２°の検出回路で、検出
時に乗算器１に対し出力禁止信号ＩＮＨを与え、また同
時に後段回路３に対しイネーブル信号ＥＮＢを与える。
検出回路２はデータ部Ａ、Ｂの最上位ビットが共に負を
示す１であること、そして残りのビットが全てＯである
ことをアントゲ−１・及びインバータ等のネットワーク
でハード的に検出する。これが−２ｍ×２１のケースで
、これ以外では信号１ＮＨ，ＥＮＢは生じない。
示す１であること、そして残りのビットが全てＯである
ことをアントゲ−１・及びインバータ等のネットワーク
でハード的に検出する。これが−２ｍ×２１のケースで
、これ以外では信号１ＮＨ，ＥＮＢは生じない。
２ｍ＋０出力回路３は一２ｒｒＩＸ −２”の積に相当
する２ｍ＋０を予めメモリ等に記憶しておき、これを検
出回路２からの信号ＥＮＢで出力する。４は乗算器１０
出力Ｃと、これとは排他的に現われる出力回路３の出力
２ をいずれも外部に対しては乗算結果（積）Ｄとして
出力するオアゲートである。
する２ｍ＋０を予めメモリ等に記憶しておき、これを検
出回路２からの信号ＥＮＢで出力する。４は乗算器１０
出力Ｃと、これとは排他的に現われる出力回路３の出力
２ をいずれも外部に対しては乗算結果（積）Ｄとして
出力するオアゲートである。
上記のように一２ｍ×２１の検出回路２とその積２ｍ＋
１の出力回路３を別設すると、乗算器１はこれ以外のケ
ースに対する乗算出力Ｃを生じればよいので、その幅は
（ｍ＋ｎ）ビットで済む。このため、各乗算回路１１，
１２．・・・・・・は全て同じもの（チップ）を使用で
きる。因みにこれを（ｍ＋ｎ＋１）ビット幅にするには
１つの乗算回路を特殊な９×８ビツト型にする必要があ
る。またビン数を１つ増やす等の変更が必要になる。本
回路では１ビツト増加しない分だけ高速化できるという
利点もある。
１の出力回路３を別設すると、乗算器１はこれ以外のケ
ースに対する乗算出力Ｃを生じればよいので、その幅は
（ｍ＋ｎ）ビットで済む。このため、各乗算回路１１，
１２．・・・・・・は全て同じもの（チップ）を使用で
きる。因みにこれを（ｍ＋ｎ＋１）ビット幅にするには
１つの乗算回路を特殊な９×８ビツト型にする必要があ
る。またビン数を１つ増やす等の変更が必要になる。本
回路では１ビツト増加しない分だけ高速化できるという
利点もある。
以上述べたように本発明によれば、乗算器としては（ｍ
＋ｎ）ピントの幅で符号付ｍビットデータの２の補数と
符号付ｎビットデータの２の補数の積を全てのケースに
ついて出力することができる。従って前記の９ビツトと
８ビツトの乗算の場合はバイトスライスのチップ２個で
無駄なくＣ３Ａを構成でき、またＣＰＡも１６ビツト入
力であるから大型化しなくて済む。更に−２８ｘ ２７
の場合は積が直ちにまるから、平均乗算速度も向上させ
得る。
＋ｎ）ピントの幅で符号付ｍビットデータの２の補数と
符号付ｎビットデータの２の補数の積を全てのケースに
ついて出力することができる。従って前記の９ビツトと
８ビツトの乗算の場合はバイトスライスのチップ２個で
無駄なくＣ３Ａを構成でき、またＣＰＡも１６ビツト入
力であるから大型化しなくて済む。更に−２８ｘ ２７
の場合は積が直ちにまるから、平均乗算速度も向上させ
得る。
第１図は本発明の一実施例を示すブロック図、第２図〜
第５図は従来例を示すブロック図である。 図中、１は乗算器、２は一２ｍ×２ｎ検出回路、３は２
ｎ″＋ｎ検出回路、４はオア回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 Ｂ Ａ 第２図 第３図 第４図
第５図は従来例を示すブロック図である。 図中、１は乗算器、２は一２ｍ×２ｎ検出回路、３は２
ｎ″＋ｎ検出回路、４はオア回路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 Ｂ Ａ 第２図 第３図 第４図
Claims (1)
- 符号付ｍビットデータの２の補数と符号付ｎビットデー
タの２の補数との乗算を行う乗算器と、真補数が同時に
−２”、！： −２”であることを検出して該乗算器の
出力を禁止する一２ｍｘ 、 ２１検出回路と、該稜出
回路が一２ｍｘ−２１を検出したとき予め記憶しである
２ｍ＋１を出力する２ｍ＋１出力回路と、該出力回路の
出力と該乗算器の出力を合成するオア回路とを備えてな
ることを特徴とする乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114748A JPS60258644A (ja) | 1984-06-05 | 1984-06-05 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59114748A JPS60258644A (ja) | 1984-06-05 | 1984-06-05 | 乗算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60258644A true JPS60258644A (ja) | 1985-12-20 |
Family
ID=14645683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59114748A Pending JPS60258644A (ja) | 1984-06-05 | 1984-06-05 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60258644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342367A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 乗算回路 |
-
1984
- 1984-06-05 JP JP59114748A patent/JPS60258644A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06342367A (ja) * | 1993-06-01 | 1994-12-13 | Nec Corp | 乗算回路 |
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