SU1211723A1 - Устройство дл управлени системой обегающего контрол - Google Patents

Description

рой вход которого подключен к входу разрешени  вьщачи бцока логического умножени , выход элемента И подключен к входу сброса триггера, вход данных которого подключен к ши не логической единицы, вход начальной установки триггера подг слючен к

Изобретение относитс  к вьиисли- тельной технике и может быть исполь™ зовано дл  решени  логических за дач по. временным булевым функци м в устройствах управлени  и автоматики

Цель изобретени  - сокращение объ ема аппаратуры.

На чертеже приведена структурна  схема устройства.

Устройство содержит блок 1 формировани  контрольной информации, сое сто щий из генератора 2 импульсов и узла 3 пам ти| дешифратор 4;входные элменты И 5-9 группы; выходные элементы И 10-13 группы; элемент ИЛИ 14;, блок 15 логического умножени , состо щий из схемы 16 сравнени S элемента И 7, D-триггера 18; реле 19 времени; узел 20 пам тиJ элемент 2 задержки .

Устройство работает следующим образом.

Производитс  начальна  устаи овка всех элементов в исходное состо ние (цепь начальной установки не показана, при этом D-триггер 18 устанавливаетс  в единичное положение , а на выходе блока 15 - разрешающий потенциал. Информационный D-вход В-триггера I8 подключен к логической единице.

Генератор 2 импульсов блока 1 вырабатывает импульсы, которые поступают на узел 3 пам ти блока контрольной информации, 3  чейках которого последовательно по адресам записаны команды, состо щие из адреса входного и выходного элементов И и признака инвертировани  входной переменной. Дешифратор 4 преобразует код выбранного адреса в управл ющий сигнал, подаваемый на вход1з1 соответствующих элементов И 5-13. Одновременно сигнал признака инверти211 723

входу начальной установки устройства , вход синхронизации триггера подключен к входу установки блока логического умножени  , выход триггера подключен к вы- ходз блока norH iecKoro умноке- ни .

Г

5

5

0

ровани  входной переменной подаетс  на первый вход схемы 16 сравнени . Входные переменлые. закодирОк-;аиныг цифрами О и 1. поступают на вхо- ДД элементов И 7 и 8 гкстегф обегав- ,ш,его контрол  ил:и кепосредственно с датчш ов ,

Нар ду с входными переменными на вход элемента И 5 подаетс  сигнал с вькода реле 19 времени, на вход элемента И 6 - с выхода узла 20 пам ти. По сигналу с дешифратора 4 открываетс  один из входных элементов Я 7 и 8, входна  переменна  через элемент ЮШ 14 на . второй вход схемы 16 сравнени . Если Бкодна  переменна  совпадает с сигналом признака инвертировани  входной переменнойJ то на выходе схемы 16 сравнени  образуетс  разрешаю- щкк потенциал, который поступает f- a первый вход элемента И 17.

С выхода генератора 2 импульсов шчлульс через элемент 21 задержки, обеспечивающей исключение вли ни  разброса параметров срабатывани  элементов 5 поступает на второй вход элемента И 17„ При наличии разрешающего потенциала на первом входе элемента И 17 импульс устанавливает П- григгер 18 в нулевое состо ние

Если входна  переменна  не совпадает с сигналом признака инвертиро- вани  входной переменной, то на первом входе элемента И 17 - запрещающий потенциал и импульс с элемента 21 задержкт,: на D-триггер 18 не воздействует , т.е. на выходе блока 15 .чОл ического уъ Шожени  сохран етс  р-азрешаюший потенциал.

Так, при решении конъюнкции состо 1цей из п числа переменных, при соответствии входной перш- енной и признака инвертировани .входной пв

31

ременной D-триггер 18 в нулевое состо ние не устанавливаетс , а остаетс  в единичном.

После окончани  решени  кснъганкг ции, определ емого значением первого разр да кода адреса, по команде с узла 3 пам ти открываетс  один из выходных элементов И 10-13 и на выходах по вл етс  сигнал результата логического умножени , выполненный схемой 16 сравнени  и элементом И 17 над р-триггером 18.

При решении следующей конъюнкции первый разр д кода адреса блока 1 устанавливаетс  в исходное состо ние и своим фронтом устанавливаетс  D-триггер 18 в единичное состо ние.

Описанньм способом провер потск все элементарные произведени , со34

ставл ющне ,( и если хот  бы одно из Hirx равно 1, то на выходах элементов И 10-13 по вл етс  сиг нал, включающий исполнительное уст- ройство.

Реле 19 времени позвол ет производить решение функций в реальном масштабе времени.

Узел 20 пам ти используетс  дл  хранени  каких-либо решенных функ- шгй (частей функций, которые могут быть пр1- менены дл  решени  других функций.

Таки-м образом,, введение новых блоков позвол ет уненътптъ объем аппаратуры и повысить надежность работы устройства за счет уменьшени  количества разр дов при вычислении конъюнкции,

S

m

4

У ,W

u

/4

Составитель C.Kypom Редактор Н.Швыдка  Техред Т.ТулккКорректор Л, Пилипенк р

Заказ 641/53Тираж 673Подписг ое

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раузаска  наб. , д. 4/5

Филиал Ш1П Патент, г.Ужгород, ул,Проектна ,4

Claims (1)

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ СИСТЕМОЙ ОБЕГАЮЩЕГО КОНТРОЛЯ, содержащее блок формирования контрольной информации, дешифратор, группу входных элементов И, группу выходных элементов И, реле времени, узел памяти, . элемент ИЛИ и блок логического умножения, блок формирования контрольной информации содержит генератор импульсов и узел памяти, причем выход генератора импульсов подключен к адресному входу узла памяти блока формирования контрольной информации и через элемент задержки к входу разрешения выдачи блока логического умножения, выход разряда признака инвертирования узла памяти блока формирования контрольной информации подключен к входу управления выдачей блока логического умножения, выходы разрядов адреса узла памяти блока формирования контрольной информации подключены к входам дешифратора, первая группа выходов которого подключена к первым входам входных элементов И группы, первые входы выходных элементов И группы подключены к второй группе выходов дешифратора, второй вход первого входного элемента И группы подключен к выходу реле времени второй вход второго входного элемента И группы подключен к выходу узла памяти, вторые входы остальных входных элементов И группы кроме последнего входного элемента И группы являются информационными входами устройства, второй вход последнего входного элемента И группы объединен с вторыми входами выходных элементов И группы и подключен к выходу блока логического умножения , выходы входных элементов И группы подключены к входам элемен- о та И-'Ш, выход которого подключен к информационному входу блока логического умножения, вход установки которого подключен к выходу первого разряда адреса узла памяти блока контрольной информации, выход первого выходного элемента И группы подключен к входу реле времени, выход второго выхбдного элемента И группы подключен к адресному входу узла памяти, выходы последующих вы· ходньк элементов И группы подключены к группе выходов устройства, отличающееся тем, чтос целью сокращения объема аппаратуры, блок логического умножения содержит схему сравнения, элемент И и триггер. причем первый, вход схемы сравнения подключен к информационному входу блока логического умножения, второй вход схемы сравнения подключен к входу управления выдачей блока логического умножения, выход схемы сравнения подключен к первому входу элемента И, вто рой вход которого подключен к входу разрешения выдачи бдока логического умножения, выход элемента И подключен к входу сброса триггера, вход данных которого подключен к шине логической единицы, вход начальной установки триггера подключен к входу начальной установки устройства, вход синхронизации триггера подключен к входу установки блока логического умножения , выход триггера подключен к выходу блока логического умножения .