SU1603362A1 - Устройство дл ввода-вывода информации - Google Patents

Устройство дл ввода-вывода информации Download PDF

Info

Publication number
SU1603362A1
SU1603362A1 SU884406539A SU4406539A SU1603362A1 SU 1603362 A1 SU1603362 A1 SU 1603362A1 SU 884406539 A SU884406539 A SU 884406539A SU 4406539 A SU4406539 A SU 4406539A SU 1603362 A1 SU1603362 A1 SU 1603362A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
register
bus
trigger
Prior art date
Application number
SU884406539A
Other languages
English (en)
Inventor
Валерий Владимирович Виноградов
Валерий Юрьевич Дементьев
Олег Александрович Знаменский
Владимир Ефимович Панкин
Original Assignee
Организация П/Я Х-5263
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Организация П/Я Х-5263 filed Critical Организация П/Я Х-5263
Priority to SU884406539A priority Critical patent/SU1603362A1/ru
Application granted granted Critical
Publication of SU1603362A1 publication Critical patent/SU1603362A1/ru

Links

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в устройствах ввода-вывода ЭВМ, содержащих двунаправленные периферийные шины. Целью изобретени   вл етс  упрощение устройства. Устройство содержит регистр 1, общую шину 2, блок 3 магистральных усилителей, периферийную шину 4, дешифратор 5, триггер 6. Наибольшее применение изобретение может найти в периферийных БИС, БИС однокристальных машин и систем, систем из пластика. 1 ил.

Description

т
К процессору
Изобретение относитс  к вычислительной технике и может быть использовано в устройствах ввода-вьтода ЭВМ, содержащих реверсируемые пери- .ферийные шины.
Цель изобретени  - упрощение устройства . ,
На чертеже представлена схема пред ложенного устройства.
Устройство содержит регистр 1, общую шину 2, блок 3 магистральных усилителей , периферийную шину 4, дешифратор 5, триггер 6.
Устройство работает следунхцим образом .
Дешифратор 5 команд формирует команды записи и чтени  регистра 1 по командам внешнего по отношению к устройству процессора, подключенного К шине 2. Триггер 6 обеспечивает запоминание Команд регистра 1 и сохран ет тот потенциал управлени  блоком 3, которьй- соответствует последней ко- манде обращени  к регистру 1. Дл  случа  использовани  шины 4 на ввод триггер 6 должен быть установлен в состо ние ввода, дл  чего достаточно дать хот  бы одно обращение к регистру 1 по вводу, при этом инициируетс  шина чтени  регистра 1. Информаци  передаетс  от периферийной шины 4 через регистр 1 к шине 2. Все другие команды ввода не вызовут изменени  сигнала на выходе триггера 6.
Аналогично происходит работа на вывод. Дешифратор 5 команд инициирует шину записи регистра, записьша  данные с шины 2 в регистр 1, а триггер 6 этой же шиной устанайливает ключи блока 3 в состо ние вывода на шину 4.
Таким образом, предложенное устройство ввода-вьшода  вл етс  более простым и надежньм, чем прототип. Наибольшее применение рассмотренна  схема может найти в составе микропроцессорных БИС: периферийные БИС, БИС однокристальных машин и систем, сие- - тем на пластине. В этих услови х при-, менение периферийных реверсируемых шин  вл етс  типовым, поскольку/дает большую гибкость организации ввода- вывода на основе однот ипных структур.

Claims (1)

  1. Формула изобретени 
    Устройство дл  ввода-вывода информации , содержащее регистр, одни входы-выходы которого  вл ютс  первой группой информационных входов-выходов устройства, управл ющими входами которого  вл ютс  входы дешифратора, первый выход которого соединен с первым управл ющим входом регистра, другие входы-выходы которого соединены с первой группой входов-выходов блока магистральных усилителей, втора  группа .входов-вькодор которого  вл - етс - второй группой информационных входов-выходов устройства, о т л и - ч а е ее   тем, что, с целью упрощени  устройства, в него введен триггер, установочньй вход которого соединен с первым выходом дешифратора второй выход которого соединен с вторым управл ющим входом регистра и входом сброса триггера, выход которого соединен с управл ющим входом блока магистральных усилителей.
SU884406539A 1988-04-08 1988-04-08 Устройство дл ввода-вывода информации SU1603362A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884406539A SU1603362A1 (ru) 1988-04-08 1988-04-08 Устройство дл ввода-вывода информации

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884406539A SU1603362A1 (ru) 1988-04-08 1988-04-08 Устройство дл ввода-вывода информации

Publications (1)

Publication Number Publication Date
SU1603362A1 true SU1603362A1 (ru) 1990-10-30

Family

ID=21367225

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884406539A SU1603362A1 (ru) 1988-04-08 1988-04-08 Устройство дл ввода-вывода информации

Country Status (1)

Country Link
SU (1) SU1603362A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Микропроцессорные комплекты интегральных схем. Справочник, Массова библиотека инженера. Электроника, вып„ 31, М, : Радио и св зь, .1982, с, 61,96. Component Data Catalog, Intel, January, 1981, p,8-85« *

Similar Documents

Publication Publication Date Title
SU1603362A1 (ru) Устройство дл ввода-вывода информации
EP0473277B1 (en) Apparatus for controlling access to a data bus
EP0217479A3 (en) Information processing unit
KR970002668A (ko) 시스템 버스용 소프터웨어 드라이버
US5692161A (en) Method and apparatus for operating a microcomputer in an emulation mode to access an external peripheral
SU1488815A1 (ru) Устройство для сопряжения источника и приемника информации
SU1278864A1 (ru) Устройство дл сопр жени источника и приемника информации
SU1503043A1 (ru) Устройство дл ввода в микроЭВМ дискретных сигналов
JP2975638B2 (ja) 半導体集積回路
SU781974A1 (ru) Запоминающее устройство
EP0818008B1 (en) Dynamic ram in a microprocessor system
SU1260955A1 (ru) Устройство дл адресации пам ти
JPH03283188A (ja) メモリ・システム
SU1417002A1 (ru) Устройство идентификации адреса периферийного модул
SU1444783A1 (ru) Устройство дл контрол микропроцессора
SU1495804A1 (ru) Устройство дл управлени обращением к общей пам ти
SU1735864A1 (ru) Устройство обработки информации
SU760076A1 (ru) Устройство для сопряжения1
SU1280626A1 (ru) Устройство дл управлени пам тью
SU1686451A1 (ru) Устройство дл сопр жени источника информации с процессором
SU1179351A1 (ru) Устройство дл сопр жени электронно-вычислительной машины с периферийными устройствами
SU1183975A1 (ru) Устройство дл сопр жени разноскоростных вычислительных устройств
SU1541624A1 (ru) Устройство дл буферизации информации
JPS5491028A (en) Memory control system of multiprocessor system
JPH0194455A (ja) 記憶装置のアクセス方式