SU1180895A1

SU1180895A1 - Многоканальное устройство приоритета

Info

Publication number: SU1180895A1
Application number: SU843728527A
Authority: SU
Inventors: Александр Николаевич Бучнев; Николай Петрович Васильев; Владимир Родионович Горовой; Евгений Иванович Карпунин
Original assignee: Предприятие П/Я Р-6429
Priority date: 1984-04-06
Filing date: 1984-04-06
Publication date: 1985-09-23

Abstract

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА, содержащее два регистра элемент ИЛИ-НЕ и блок управлени , включающий дешифратор и элемент задержки , причем информационные входы первого регистра вл ютс запросным входами устройства, выходы первого регистра.соединены с соответствующи ми разр дными информационными и установочными входами второго регистра , выходы которого подключены к входам элемента ИЛИ-НЕ и к выходам устройства, а вход синхронизации устройства соединен с входом синхронизации первого регистра и входом элемента задержки блока управлени , выходы дешифратора блока управлени соединены с входами синхронизации соответствующих разделов второго регистра, отличающеес тем, что, с целью повьппени быстродействи устройства, блок управлени содержит регистр и блок пам ти запросов , причем адресные входы блока пам ти соединены с соответствующими выходами первого регистра, а выходы блока пам ти запросов - с информационными выходами регистра блок управлени , управл ющий вход которого соединен с выходом элемента задержки, а информационные выходы регистра блока управлени соединены с информационными входами дешифратора , управл ющий вход которого подключен к выходу элемента ИЛИ-HF..

Description

I Изобретение относитс к цифровой вычислительной технике, в частности к устройствам приоритета, и может быть использовано дл обработки запросов на обслуживание от нескольких активных устройств. Цель изобретени .- повьшение быстродействи устройства. На чертеже приведена функциональна схема устройства. Устройство содержит регистры 1 и триггеры 3 и 4, элемент HJlIi-HE 5, блок 6 управлени , элемент 7 задержки , блок 8 пам ти запросов (ПЗУ), дешифратор 9, регистр 10, запросные входы 11, выходы 12 устройства, вход 13 синхр ониз ации. ПЗУ предназначено дл набора наиболее приоритетного запроса из поступивших запросов в данном такте на входы 11 устройства и запомнившихс в регистре 1. Оно может быть вьшолнено любым известным способом. В качестве ПЗУ также могут быть исполь зованы интегральные микросхемы типа fs 556РТ4, К556РТ5. В данном случае прин то, что приоритет запросов убывает с возрастанием пор дкового номера запроса. Зашивка ПЗУ дл устройства на четыре входа представлена в таблице (вход А, соответствует первому запросу, вход второму и т.д).. 95 Продолжение таблицы. Многоканальное устройство приоритета работает следующим образом. Активный блок, например процессор, инициирующий обмен с устройством общего пользовани , при отсутствии относ щегос к нему сигнала разрешени на одном из выходов формирует сигнал запроса, который в виде логической единицы поступает на соответствующий вход 11 устройства. Получив через некоторое врем сигнал разрешени в виде логической единицы, активное устройство, не снима сигнала запроса, производит обмен с устройством общего пользовани и по окончании обмена снимает запрос. В ответ на сн тие запроса снимаетс сигнал разрешени после чего производитс анализ на- копившихс запросов,вьщача разрешени на один из выходов 12 на подключение очередного .активного устройства к устройству общего пользовани и т.д. В начальном состо нии на выходах 12 устройства поддерживаютс уровни логических нулей, так как отсутствуют запросы от активных устройств. Регистры 1 и 2 обнулены, элемент ИЛИ-НЕ 5 формирует единичный сигнал, поддерживающий дешифратор 9 в открытом состо нии. Тактовые импульсы, действующие на входе 13, записывают в регистр 10 код 00.

Если на один из входов 11 поступи запрос от активного устройства, очередным актовым импульсом на входе 13 в соответствуюрщй разр д регистра 1 записываетс логическа единица Этот же тактовый импульс, задержанный на врем срабатывани регистра 1 и ПЗУ 8 с помощью элемента 10 задержки , записывает в регистр 10 код вьфаботанный в ПЗУ 8. Этот код расшифруетс дешифратором 9 и на соответствующем синхронизирующем входе регистра 2 по вл етс сигнал логической единицы, который устанавливает в единицу соответствующий триггер 4 регистра 3. Сигнал с выхода регистра 2 вл етс сигналом разрешени на обмен с устройством общего пользовани дл процессора, установившего запрос. Этот же сигнал разрешени через элемент ИЛИ-НЕ 5 блокирует дешифратор 9, на выходах которого в этом случае поддерживаетс сигнал логического нул . После окончани обмена процессор снимает запрос с входа 11, и очередной тактовый импульс на

входе 13 обнул ет соответствующий разр д регистра 3. Это приводит к немедленному (с точностью до времени срабатьгаани триггера 4) обнулению соответствующего разр да регистра 2, сн тию разрешени с выхода 12 устройства и разблокированию депшфратора 9.

Если во врем обработки одного запроса в регистре накапливаетс еще несколько запросов, то после разблокировки дешифратора 9 в регистре 10 уже будет подготовлен код который записьшает единицу в регистр 2, в разр д, соответствукндий запросу с наивысшим приоритетом. После того как активное устройство с наивысшим приоритетом запроса произведет- обмен с устройством общего пользовани , его запрос в регистт ре 1, а следовательно, и разрешение . в регистре 2 снимутс , разблокируетс дешифратор 9 и немедленно будет вьщано разрешение на обмен с устройством общего пользовани активному устройству со следующим приоритетом.

Claims

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ПРИОРИТЕТА, содержащее два регистра, элемент ИЛИ-HE и блок управления, включающий дешифратор и элемент задержки, причем информационные входы первого регистра являются запросными входами устройства, выходы первого регистра.соединены с соответствующими разрядными информационными и , установочными входами второго регистра, выходы которого подключены к входам элемента ИЛИ-HE и к выхо- дам устройства, а вход синхронизации устройства соединен с входом синхронизации первого регистра и входом элемента задержки блока управления, выходы дешифратора блока управления соединены с входами синхронизации соответствующих разделов второго регистра, отличающееся тем, что, с целью повышения быстродействия устройства, блок управления содержит регистр и блок памяти запросов, причем адресные входы блока памяти соединены с соответствующими выходами первого регистра, а выходы о блока памяти запросов - с информационными выходами регистра блока управления, управляющий вход которого соединен с выходом элемента задержки, а информационные выходы регистра блока управления соединены с информационными входами дешифратора, управляющий вход которого подключен к выходу элемента ИЛИ-НЕ.