SU1410032A1 - Устройство дл групповой загрузки ассоциативных данных - Google Patents

Abstract

Изобретение относитс  к вычислителыюй технике и может быть использовано в многопроцессорных вычислительных системах, ориентированных на ассоциативную обработку информации, а также в автоматизированных банках данных. Цель изобретени  - расширение функщюнальных возможностей устройства за счет преобразовани  множественного потока операндов в подпо- токи однотипных данных в заданных диапазонах их значений. Устройство содерншт входной регистр 1, элемент задержки 7, два элемента И 3,6, одно- вибратор 5, триггер обмена 4, буфер-

Description

19 К

с

(Л

с

45

СО tC

/8 к

Ц)иг.1

ный регистр готовности процессоров 11, группу элементов И 12, регистр готовности 13 процессоров, триггер управлени  10, блоки выбора операнда Z содержащие регистр типа операнда, четьфе схемы сравнени , элемент задержки , два элемента И,, счетчик, дешифратор , группу блоков элементов И,, блок элементов И, группу выходных реИзобретение относитс  к вычислительной технике и может быть исполь- зовано в многопроцессорных вычислительных системах5 ориентированных на ,;. ассоциативную обработку информации, а также в автоматизированных банках данных,

Цель изобретени  - раснмрение функциональных возможностей устройства sa-jg счет преобразовани  множественного потока операндов в подпотоки однотипных данных в заданных диапазонах их значеНИИ .

На фиг. 1. показана-структурна  схема 15 устройства; на фиг.2 структурна  схема блока выбора операнда

Устройство (см.фиг„1) содержит входной регистр 1, блоки 2 выбора операнда , элемент ИЗ, триггер 4 обменаj 20 одновибратор 5, элемент И 6, элемент 7 задержки, элементы ИЛИ 8,9,, триггер 10 управлени , буферньш регистр 11 го™ товности процессоров, группу элементов И 12, регистр 13 готовности процессо- 25 ров, группу информационных входов 14 устройства, вход 15 сброса устройства вход 16 запуска устройства, выход 17 прерывани  устройства, входы 18 сигналов готовности процессоров устройствазо группы кодовые входов 19 устройства5 группы информационных выходов 20 устройства , группу сигнальных выходов 21 устройства, группу выходов 22 размера массива устройства, группы входов 23 .,j. размера массива устройства, входы 24 блоков 2, входы 25 блоков 2, выходы 26 блоков 2, входы 27 блоков 2, группу входов 28 блоков 2, группу входов 29 блоков 2.

Каждый блок 2 выбора операнда (см.фиг.2) содержит регистр 30 типа

гистров и регистр размера, массива. Устройство обеспечивает формирование одно-и разнотипных операндов, значени  которых наход тс  в установленных диапазонах Установка этих диапазонов производитс  путем записи типа операнда и диапазона его значений в регистр типа операнда каждого блока выбора операндов, 2 ил.

операндаJ схему 31 сравнени , блок элементов И 32, схему 33 сравнени , схему 34 сравнени ,, группу блоков элементов И 35 группу выходных регистров 36, элемент И 37, элемент 38 задержки, одновибратор 39, элемент И 40, схему 41 сравнени , дешифратор 42, элемент ИПИ 43;, регистр 44 размера массива и счетчик 45.

Устройство работает следующим образом .

Исходное состо ние устройства характеризуетс  тем, что триггеры 4 и 10, счетчик 45 блоков 2, регистры 11 и 13 установлены в состо ние О (не показано),

При необходимости использовани  устройства на этапе планировани  вычислений определ ютс  номера процессоров дл  решени  задачи. Этим процессорам разрешаетс  формирование массива входных операндов из общего потока входных операндов дл  данной задачи, причем каждом; процессору могут потребоватьс  операнды различных типов,, значени  которых лежат в заданых пределах„ Каждому выделенному процессору по соответствующим входам 19 в регистры 30 заноситс  тип операнда и границы их диапазонов, по входам 23 - размер требуемого массива, а по соответствуюш;им входам 18 этим процессорам разрешаетс  подача сигналов готовности,, фиксируем1.1Х в одноиме н- ных разр дах регистра 13. Так как триггер 10 установлен в состо ние то сигналы готовности из регистра 13 через элементы И 12 передаютс  в одноименные разр ды регистра 11, чем обеспечиваетс  отслеж1;1вание состо ни  регистра 13 на момент обмена,.

Бзаимодействие устройства с источником операндов выполн етс  по схеме Запрос-ответ, исключающий потери информации.

В качестве сигнала запроса используетс  единичньш сигнал с нулевого вьпсода триггера 4 обмена. Этот сигнал поступает на выход 17 через элемент И 3 при наличии хот  бы одного свободного процессора, от которого за- фиксирован сигнал готовности в регистре 1 1.

Единичными сигналами с единичных выходов регистра 11 в одноименных блоках 2 открываютс  элементы И 37 по первым пр мым входам, а через элемент ИЛИ 8 открываетс  элемент И 3. По получении сигнала с вьпсода 17 источник информации выдает операнд по входам 14 в сопровождении сигнала запуска По входу 16, выступающим в качестве сигнала ответа. Операнд, фикси руемьш в регистре 1, содержит двоичный код типа операнда и двоичный код его значени .

Сигналом запуска устанавливаютс  в состо ние 1 триггер 4 обмена и триггер 10 управлени . При этом единичный сигнал с нулевого выхода триггера 10 снимаетс , закрыва  элементы И 12, тем самым фиксиру  в регистре 1 сигналы готовности процессоров на врем  одного цикла обмена.

В цикле обмена источник информации формирует поток операндов, которые последовательно поступают в устройство. Поток операндов может содержать да-н- ные одного либо различных типов.

Сеанс обмена начинаетс  по импульсу одновибратора 5, запускаемого положительным перепадом единичного сигнала с единичного выхода триггера 4 при установке его в состо ние 1.

Пусть дл  задачи выделены два процессора , первый и К-й, При этом дл  первого процессора требуетс  формировать массив операндов типа П,, значени  которых лежат в диапазоне А и А , а дл  К-го типа П в диапазоне значений В и В., причем дл  первого

k

процессора необходим массив в , п) операндов, а дл  К-го процессора

всех п операндов, .

N,n.

Данна  информаци  записываетс  в регистры 30 и 44 соответственно первого и К-го блоков 2 выбора операндов.

Пусть в регистре 1 находитс  опе

П

значение которого

А«

сравранд типа А/А,.

При этом в блоке 2, схема 31 нени  формирует единичный сигнал на выходе Равно, по которому число А через блок элементов И 32 передаетс  на первые входы схем 33 и 34 сравне- ни  а также на входы всех блоков элементов И 35.

Так как

А,

Ау, то на выходе

Меньше схемы 33 сравнени  формируетс  нулевой сигнал, а так как АЧА , то на выходе Больше схемы 34 срав0

Q

35

.

нени  присутствует также нулевой сигнал . Поэтому элемент И 37 открыт по обоим инверсным входам. Счетчик 45 находитс  в нулевом состо нии, при этом на нулевом выходе дешифратора 42 сформирован единичный сигнал, которым откры ты элементы И 35 первого блока. Так как в регистре 44 установлен дво- ичИБВ код числа N , то на выходе 25 Больше схемы 41 сравнени  сформирован единичньй сигнал, которым через элемент HlCi 9 открыт элемент И 6.

По импульсу одновибратора 5, проход щему через открытый элемент И 37 30 блока 2 , двончньш код числа А принимаетс  в регистр 36 через элементы И 35. Через некоторое врем , определ емое элементом 38 задержки, в счетчике 45 прибавл етс  единица.

Если код в счетчике 45 меньше кода N,, то на выходе Больше схемы 41 сравнени  поддерживаетс  единичньй сигнал, при этом одновибратор 39 не запускаетс . Врем  задержки элементом 38 определ етс  переходными процессами в элементах И 35 и регистрах 36.

Задержанным импульсом одновибратора 5 с элемента 7 задержки через открытый элемент И 6 устанавливаетс  45 в состо ние О триггер 4.

Так как на выходе 21 блока 2 единичньй сигнал не формируетс , то триггер 11 регистра 11 остаетс  в единичном- состо нии. При этом элемент И 3 через элемент 1ШИ 8 удерживаетс  в открытом состо нии, и единичньй сигнал с нулевого выхода триггера 4 поступает на выход 17, используемый в качестве запроса очередного операнда. В дальнейшем взаимодействие устройства с источником операнда про- Л13ВОДИТСЯ аналогично рассмотренному.

Очередной операнд принимаетс  в регистр 1, а импульсом запуска уста50

55

14

нйвливаетс  в состо ние 1 триггер 4|, запуска  одновибратор 5. : Передача операнда из регистра 1,

ели его тип совпадает с типом П

2

значение лежит в пределах производитс  в блоке 2 аналогично рассмотренному вьше.

Передача операнда из регистра 1 в регистры 36 блоков 2 не производит ck в следующих случа х:

тип прин того операнда отличен от становленного в регистрах 30;

значение прин того операнда в регйстр 1 не принадлежит установленном диапазону значений в регистрах 30,

В первом случае на выходах Рав- нь схем 31 сравнени  всех блоков 2 формируютс  нулевые сигналы, поэтому на-первых входах схем 33 и 34 присут гвуют нулевые коды. При этом на .кодах Меньше схем 33 сравнени  ;ех блоков 2 формируютс  единичные г1гналы, а на выходах Больше схем ЗЛ сравнени  - нулевые сигналы, если содержимое регистров 30 блоков 2 отечно от нул . При этом единичными

л:

с;1гналами с выходов Меньше схем 3J сравнени  элементы И 37 закрыты п П грвым инверсным входам. Поэтому операнд из регистра 1 В очередной ре- .гистр 36 не передаетс , содержимое счетчиков 45 не мен етс , а на выхо- Больше схем 41 сравнени  удерж веетс  единичный сигнал.

I В блоках 2, номера которых соот- В12ТСТВУЮТ зан тым процессорам, эле- М1гнты И 37 закрыты по вторым пр мым входам, в счетчиках 45 сохран етс  нулевое состо ние, и на выходах Больше схем 41 сравнени  удерживаютс  нулевые сигналы, так как в ре гйстрах 44 этих блоков - нулева , информаци  .

Задержанным импульсом с элемента задержки 7 через открытьй элемент И 6 и единичным сигналом с выхода элемента ИЛИ 9 устанавливаетс  в О т$)иггер 4, По единичному сигналу с в1Ь1хода 17 производитс  запрос очередного операнда.

Во ,втором случае, когда значение числа, прин того в регистр 1, меньше начальной границы диапазона, то схем 33 сравнени  на выходах Меньше формируют единичные сигналы. Если же з|1ачение числа больше конечной грани цl,I, то схемы 34 сравнени  на выходах Дольше формируют единичные сигналы

0326

В обоих случа х элементы И 37 закрыты и число из регистра 1 не передаетс  в очередной регистр 36, а триггер 4

устанавливаетс  в О, запрашива  очередной операнд.

Устройство в каждом из блоков 2 формирует сигналы готовности к считыванию на соответствующих вькодах 21

o в следуюшзих случа х:

в счетчике 45 блока 2, например, в очередном сеансе св зи устанавливаетс  код числа N,

источник информации завершил пере5 дачу операндов, в массиве которь(х

требуемого типа П оказалось меньше п, В первом случае после передачи го числа в регистр 36,, в счетчике 45 блока 2j сформирован код числа N,,

0 При этом с выхода Больше схемы 41 сравнени  единичный сигнал снимаетс  причем отрицательным перепадом этого сигнала запускаетс  одновибратор 39, Так как на выходах счетчика 45 сигна™

5 лы отличны от нул , элемент ИЛИ 43 формирует на выходе единичный сигнал которым открыт элемент И 40, При этом импульс одновибратора 39 через элемент И 40 поступает на выход и

0 используетс  в первом процессоре в качестве сигнала, разрешающего чтение массива отсортированных операндов, число которых, указано на выходах 22 в двоичном коде. Одновременно сигна лом с выхода 21 устанавливаютс  в -состо ние О триггеры 11 и 13, регистров 11, 13, исключа  тем самым из анализа поступаюш;ие операнды дл  анализа блоком 2 блокировкой про0 хождени  импульсов одновибратора 5 через элемент И 37,

Во втором случае источник информации по входу 15 вьщает сигнал, устанавливающий в О регистры 44 во всех

с блоках триггер 10, При этом на выходе Больше схемы 41 сравнени  .устанавливаетс  нулевой сигнал, и отрицательным перепадом аналогично рассмотренному запускаетс  одновибратор 39 в блоке 2j,, При этом устанавливаютс  в О триггеры 11 и 13j регистров 11,13 и на выходе 21 поступает сигнал готовности дл  чтени  К-му процессору.

55 После установки триггеров регистра 11 в нулевые состо ни  элемент И 3 закрываетс  по второму входу и на выход 17 сигнал запроса не поступает.

При необходимости формироваш-ш оче- очередных массивов дл  процессоров устройство приводитс  к исходному Состо нию.

Если требуетс  сформировать массив однотипных данных в пределах всего диапазона допустимых значений, во втором поле регистра 30 устанавливаетс  нулевой код, а в третьем поле - 10 максимальный (единицы в каждом разр де пол ). При этом дл  любого значени  числа А в регистре 1 на выходах Меньше схемы 33 сравнени  и Больше

регистра, втора  группа входов которой соединена с первой группой выходов регистра типа операнда первого блока выбора операнда, управл ющий вход блока элементов И первого блока выбора операнда подключен к выходу Равно первой схемы сравнени , группа выходов блока элементов И соединена с группами входов блоков элементов И группы первого блока выбора опе ранда, выходы которых подключены к входам одноименных выходных регистров группы, выходы счетчика соединены с

схемы 34 сравнени  формируютс  .нуле- 15 вxoдa o дешифратора, i-й выход котовые сигналы, удерхслвающие элемент И 37 в открытом состо нии.

Формула и 3 о б р

н и  

25

30

Устройство дл  групповой загрузки ассоциативных данных, содержащее входной регистр, группа входов которого  вл етс  группой информационных

входов устройства, элемент задержки , первый элемент И одновибратор, триггер обмена, единичный вход которого  вл етс  входом запуска устройства , первьш блок выбора операнда, содержапщй четыре схемы сравнени , элемент задержЕ-си, первый элемент И,

счетчик, блок элементов И, дешифратор , группу блоков элементов И, регистр типа операнда, группу выходных регистров, регистр размера массива, причем информационные входы регистра типа операнда первого блока выбора операнда  вл ютс  первой группой кодовых входов устройства, группа выходов счетчика первого блока выбора д« операнда  вл етс  первой группой выходов размера массива устройства, информационные входы блока элементов И

первого блока выбора операнда соеди35

нены с первой группой выходов входно-.г первого элемента И, выход которого

го регистра, выходы выходных: регистров группы первого блока выбора операнда  вл ютс  первой группой инфор- мационньй: выходов устройства, группа информационных входов регистра размера массива первого блока выбора операнда  вл етс  первой группой входов размера массива устройства, вход сброса регистра размера массива первого блока выбора операнда  вл етс  входом сброса устройства, перва  группа входов первой схемы сравнени  первого блока выбора операнда подключена к второй группе входов входного

50

55

соединен с нулевыг-i входом триггера обмена, о т л-.и ч а ю щ е е с   тем, что, с целью расширени  функци нальных возможностей за счет преобр зовани  множественного потока опера дов в подпотоки однотипных данных в заданньк диапазонах их значений, в него введены (к-1) блоков выбора оп ранда (где к - количество групп код вых входов устройства), второй элемент И, два элемента ИЛИ, буферньй регистр готовности процессоров, гру элементов И, триггер управлени , ре гистр готовности процессоров, групп

регистра, втора  группа входов которой соединена с первой группой выходов регистра типа операнда первого блока выбора операнда, управл ющий вход блока элементов И первого блока выбора операнда подключен к выходу Равно первой схемы сравнени , группа выходов блока элементов И соединена с группами входов блоков элементов И группы первого блока выбора операнда , выходы которых подключены к входам одноименных выходных регистров группы, выходы счетчика соединены с

0

5

0

«

5

рого (,1,..,,п-1, п - число выходных регистров группы) подключен к первому управл юьдему входу (i+1)ro блока элеметттов И группы, перва  группа входов второй схемы сравнени  подключена к вьгходам регистра размера массива, втора  группа входов второй схемы сравнени  подключена к выходам счетчика, счетн .й вход которого соединен с выходом элемента задержки, вход которого соединен с вторыми уп- равл ю1 1;1-1ми входами блоков элементов И. группы ii с выходом первого элемента И, первьй инверсньш вход которого подключен к выходу Мень:ае третьей схемы сравнени 5 второй инверсньй вход первого элемента И подключен к выходу Больше четвертой схемы сравнени , первые группы входов третьей и четвертой схем сравнени  соединены с группой выходов блока элементов И, втора  и треть  группы выходов регистра типа операнда в первом блоке выбора операнда соединены с вторыми гpyппa   входов третьей и четверто 4 схем сравнени  соответственно, единичный выход триггера обмена соединен с входом одновиб- ратора, выход которого подключен через элемент заде.ркки к первому входу

0

5

соединен с нулевыг-i входом триггера обмена, о т л-.и ч а ю щ е е с   тем, что, с целью расширени  функциональных возможностей за счет преобразовани  множественного потока операндов в подпотоки однотипных данных в заданньк диапазонах их значений, в него введены (к-1) блоков выбора операнда (где к - количество групп кодовых входов устройства), второй элемент И, два элемента ИЛИ, буферньй регистр готовности процессоров, группа элементов И, триггер управлени , регистр готовности процессоров, группа

9141

e;u-iHH4tu,ix входов которого  вл етс  группой входов сигналов готовности процессоров устройства, в каждый блок выбора операнда введены элемент ИЛИ, второй элемент И и одновибратор, вход которого подключен к выходу Больше второй схемы сравнени , выход одновибратора подключен к первому входу второго элемента И, блока выбора операнда второй вход которого подключен к выходу элемента ИЛИ, блок выбора операнда входы которого соединены с выходами счетчика данного блока выбора операнда., выход второго элемента И каждого блока выбора операнда соединен с соответствующим сигнальным выходом устройства., первый пр мой вход первого элемента И каждого блока выбора операнда соединен с выходом одновибратораэ вход сброса устройства подключен к входам сброса регистров размера массива блоков вь.

бора операнда5 начина  с второгор и к нулевому входу триггера управлени ,, нулевой выход которого соединен с первыми входами элементов И груйпы., вторые входы элементов И группы подключены к единичным вькодам одноименIных разр дов регистра готовности выбора операнда, сигнальные выходы

цессоров, выходы элементов И группы : подключены к единичным входам одно-- именных разр дов буферного регистра

готовности процессоровJ единичные вы-- ходы которого соединены с вторыми пр мыми входами первых элементов И ;всех блоков выбора операнда и с входа- ми первого элемента ИЛИ;, выход кото35

устройства подключены к входам сбро одноименных разр дов буферного реги ра готовности проц(.ссоров и регистр готовности процессоров, единичньй и нулевой входы триггера управлени  соединены соответственно с вхо дом запуска. и сброса устройст . 0

5

рого подключен к первому входу второго элемента И; нулевой выход триггера обмена подключен к второму входу второго элемента И, второй вход первого элемента И соединен с выходом второго элемента ИШ, входы которого подключены к выходам вторых схем.сравнени  всех блоков выбора операнда, выход второго элемента И  вл етс  выходом прерывани  устройства, перва  и втора  группы вьжодов входного регистра подключены соответственно к информационным входам блоков элементов И и вторым вхор,ам первых схем сравнени  блоков выбора операнда, начина  с второго,, группы кодовых входов устройства , начина  с второй, подключены к группе входов регистра типа операнда блока выбора операндаj, начина  с второго, группы выходов регистров группы каждого блока выбора операнда  вл ютс  группамр информационных выходов устройства, группы выходов счетчиков блоков выбора операнда  вл ютс  группами вькодов размера массива устройства, группы входов размера массива которого соединены с входами регистров размера массива блоков

выбора операнда, сигнальные выходы

устройства подключены к входам сброса одноименных разр дов буферного регистра готовности проц(.ссоров и регистра готовности процессоров, единичньй и нулевой входы триггера управлени  соединены соответственно с вхо дом запуска. и сброса устройст

Claims (1)

1. Формула изобретения

   Устройство для групповой загрузки ассоциативных данных, содержащее входной регистр, группа входов которого является группой информационных входов устройства, элемент задерж-' 25 ки, первый элемент И, одновибратор, триггер обмена, единичный вход которого является входом запуска устройства, первый блок выбора операнда, содержащий четыре схемы сравнения, jq элемент задержки, первый элемент И, счетчик, блок элементов И, дешифратор, группу блоков элементов И, регистр типа операнда, группу выходных регистров, регистр размера массива, причем информационные входы регистра типа операнда первого блока выбора операнда являются первой группой кодовых входов устройства, группа выходов счетчика первого блока выбора операнда является первой группой выходов размера массива устройства, информационные входы блока элементов И первого блока выбора операнда соединены с первой группой выходов входного регистра, выходы выходных, регистров группы первого блока выбора операнда являются первой группой информационньК: выходов устройства, группа информационных входов регистра размера массива первого блока выбора операнда является первой группой входов размера массива устройства, вход сброса регистра размера массива первого блока выбора операнда является входом сброса устройства, первая $5 группа входов первой схемы сравнения первого блока выбора операнда подключена к второй группе входов входного регистра, вторая группа входов которой соединена с первой группой выходов регистра типа операнда первого блока выбора операнда, управляющий вход блока элементов И первого блока выбора операнда подключен к выходу Равно первой схемы сравнения, группа выходов блока элементов И соединена с группами входов блоков элементов И группы первого блока выбора операнда, выходы которых подключены к входам одноименных выходных регистров группы, выходы счетчика соединены с входами дешифратора, i-й выход которого (i=0,1,...,η-1, η - число выходных регистров группы) подключен к первому управляющему входу (ь+1)-го блока элементов И группы, первая группа входов второй схемы сравнения подключена к выходам регистра размера массива, вторая группа входов второй схемы сравнения подключена к выходам счетчика, счетный вход которого соединен с выходом элемента задержки, вход которого соединен с вторыми управляющими входами блоков элементов И. группы и с выходом первого элемента И, первый инверсный вход которого подключен к выходу Меньше третьей схемы сравнения, второй инверсный вход первого элемента И подключен к выходу Больше” четвертой схемы сравнения, первые группы входов третьей и четвертой схем сравнения соединены с группой выходов блока элементов И, вторая и третья группы выходов регистра типа операнда в первом блоке выбора операнда соединены с вторыми группами входов третьей и четвертой схем сравнения соответственно, единичный выход триггера обмена соединен с входом одновибратора, выход которого подключен через элемент задержки к первому входу первого элемента И, выход которого соединен с нулевым входом триггера обмена, от л-и чающееся тем, что, с целью расширения функциональных возможностей за счет преобразования множественного потока операндов в подпотоки однотипных данных в заданных диапазонах их значений, в него введены (к-1) блоков выбора операнда (где к - количество групп кодовых входов устройства), второй элемент И, два элемента ИЛИ, буферньй регистр готовности процессоров, группа элементов И, триггер управления, регистр готовности процессоров, группа

   1 О

   141 единичных входов которого является группой входов сигналов готовности процессоров устройства, в каждый блок выбора операнда введены элемент ИЛИ, _с второй элемент И и одновибратор, ^J вход которого подключен к выходу Больше второй схемы сравнения, выход одновибратора подключен к первому входу второго элемента И, блока эд выбора операнда второй вход которого подключен к выходу элемента ИЛИ, блока выбора операнда входы которого соединены с выходами счетчика данного блока выбора операнда., выход второго эд элемента И каждого блока выбора операнда соединен с соответствующим сигнальным выходом устройства, первый прямой вход первого элемента И каждого блока выбора операнда соединен с 20 выходом одновибратора, вход сброса устройства подключен' к входам сброса регистров размера массива блоков выбора операнда, начиная с второго, и к нулевому входу триггера управления, 25 нулевой выход которого соединен с первыми входами элементов И группы, вторые входы элементов И группы подключены к единичным выходам одноименных разрядов регистра готовности про- jq цессоров, выходы элементов И группы подключены к единичным входам одноименных разрядов буферного регистра готовности процессоров, единичные выводы которого соединены с вторыми ^прямыми входами первых элементов И 'всех блоков выбора операнда и с входами первого элемента ИЛИ, выход кото рого подключен к первому входу второго элемента II, нулевой выход триггера обмена подключен к’ второму входу второго элемента И, второй вход первого элемента И соединен с выходом второго элемента ИЛИ, входы которого подключены к выходам вторых схем·.сравнения всех блоков выбора операнда, выход второго элемента И является выходом прерывания устройства, первая и вторая группы выходов входного регистра подключены соответственно к информационным входам блоков элементов И и .вторым входам первых схем сравнения блоков выбора операнда, начиная с второго, группы кодовых входов устройства, начиная с второй, подключены к группе входов регистра типа операнда блока выбора, операнда, начиная с второго, группы выходов регистров группы каждого блока выбора операнда являются группами информационных выходов устройства, группы выходов счетчиков блоков выбора операнда являются группами выходов размера массива устройства, группы входов размера массива которого соединены с входами регистров размера массива блоков выбора операнда, сигнальные выходы устройства подключены к входам сброса одноименных разрядов буферного регистра готовности процессоров и регистра готовности процессоров, единичный и нулевой входы триггера управления соединены соответственно с вхо - дом запуска. и сброса устройства.