SU1418710A1 - Устройство программного управлени - Google Patents

Abstract

Изобретение относитс  к цифровым вычислительным машинам дл  программного управлени  и может быть использовано при построении специализированных вычислительных устройств дл  формфованы  последовательности команд применительно к приводам станков с nporpaMNnibiM управлершем. Цель изобретени  - расширение области применени . Цель достигаетс  за счет фop шpoвaни  последовательности команд , которые представл ют собой сетевую структуру. Устройство содержит с первого по п тый блоки 1-5 пам ти, с первог о по четвертый регистры 6-9, кольцевой регистр 10, первьй II и второй 12 счетчики импульсов, с первой по дев тую группы элементов И 13-21, с первого по дев тый элементы И , с первой по третью группы элементов ШШ 31-33, первый 34 и второй 35 элементы И,ПИ, первую 36 и t.

Description

1

Изобретение относитс  к цифровым вычислительным машинам дл  программного управлени  и, с точки зрени  конструкций вычислительного устройства , может быть использовано при пост- ;роении специализированных вычисли- тельных устройств дл  осуществлени  сформировани  последовательности ко- манд применительно, например, к при- |водам станков с программным управле- |нием.

Целью изобретени   вл етс  расширение области применени  устройства Эа счет формировани  последователь- .йости команд, которые представл ют сетевую структуру.

На чертеже приведена схема предлагаемого устройства.

Устройство содержит первый, второй , третий, четвертый и п тый блоки 1-5 пам ти, первый, второй, третий и четвертый регистры 6-9, кольцевой регистр 10, первый П и второй 12 счетчики импульсов, первую, вторую, третью и четверТ5 ю группы элементов И 13-16, п тую, шестую,седьмую, восьмую и дев тую группы элементов И 17„, 18,-18„, 19,-19, 20,-20„, 21,- 21„, с первого по дев тый элементы И 22-30, первую, вторую и третью груп пы элементов ИЛИ 31-33,- первый элемент ИЛИ 34, второй элемент ИЛИ 35, первую 36 и вторую 37 схемы сра.в.не- ни , первый, второй, третий, четвертый и п тый триггеры 38-42, первую и вторую группы триггеров 43,-43ц и 44(-44, блок 45 синхронизации, первый 46 и второй 47 элементы НЕ, дешифратор 48 кода, первый. 49, и второй 50 входа условий, вход 51 пуска, пер- ные и вторые выходы кода операций 52,-52„, 53,-53«.

Устройство работает следукщим образом .

В исходном состо нии, перед решением задачи регистры 6-9, счетчики II и 2 и кольцевой регистр 10 обнул ютс , а триггеры 43,-43|,, и 38-42 устанавливаютс  в нулевое состо ние.

Исходными услови ми дл  устройства в задаче формировани  последовательности команд, которые представл ют сетевую структуру, например, . дп  управлени  приводами станка  в- Q л етс  мультиграф, определ ющий последовательность работы приводов.

Конфигураци  мультиграфа отображает последовательность выполнени 

с технологического процесса, в его

ветви отображают отдельные операции указанного процесса. При этом ветви между двум  смежными вершинами мультиграфа отображают операции, которые

Q должны выполн тьс  одновременно. Вершины и ветви мультиграфа номеруютс . На -основании условий вьтолнени  технологического процесса каждой ветви мультиграфа кроме номера приписывают

5 следующие параметры: вес - продолжительность работы привода, знак - направление работы привода и номер привода .

Информаци  о конфигурации мультиQ графа заноситс  в блоки 1 и 2 пам ти. В блоке 1 пам ти адресом каждой  чейки служит номер вершины мультиграфа, а информацией, хранимой в этой  чейке ,  вл етс  номер одной из ветвей, выход щей из данной вершины. В блоке

2 пам ти адресом первой ее  чейки служит номер ветви, выход щей из вершины и хранимый по адресу-номеру этой вершины в блоке 1 пам ти. Информацией , хранимой в этой  чейке блока 2 пам ти,  вл етс  номер одной из смежных ветвей, который в дальнейшем служит адресом одной из последующих  чеек этого блока 2 пам ти. В , чейке блока 2 пам ти по адресу-номеру последней смежной ветви информа- .ционной частью  вл етс  номер верши- ,иы, в которую эти смежные ветви вхо- д т. Дп  отличи  информации о номере

0

5

3I4187IO

от номера вершины в блок 2 пасл ч . т п

м ти введена метка - значаща  единица . Эта единица или метка заноситс  в последний разр д, который вьщелен специально, только тех  че:ек пам ти, информационна  часть которых составл ет номер вершины. Остальные параметры ветвей мульт играфа занос тс  в блоки 3 и 4 пам ти. В блоке 3 пам ти адресом каждой  чейки служит но- мер ветви мультиграфа, а информационной частью - номер привода и знак, определ ющий направление работы-привода . В блоке 4 пам ти адресом каждой  чейки также служит номер ветви мультиграфа, а информационной частью вес, характеризующий продолжительность работы привода, номер которого :приписан данной ветви.

Перед началом решени  задачи в регистры 6 и 7 через входы 49 и 50 условий занос тс  соответственно номера начальной и конечной верпшн мультиграфа .

Работа устройства Начинаетс  с момента подачи сигнала на вход 51 пуска . Вс  работа устройства представл ет , собой циклически повтор ющиес  .и следующие друг за другом два этапа Первьй этап включает загрузку блока 5 пам ти информацией о продоллситель- ности работы того или иного привода. Направление работы этих приводов при этом загружаетс  в первую 43j|-43n и вторую 44(,-44 группы триггеров. Второй этап включает слежение за продолжительностью работы каждого привода и отключение его в требуемый момент времени.

Первый этап заключаетс  в следующем . Сигнал с полюса 51 устанавливает триггеры 38 и 39 в единичное состо ние . Единичное состо ние триггера 39 вьщает разрешение, которое поступает на входы элементов И 14 группы. Это обеспечивает прохождение кода - номер начальной вершины мультиграфа, ; через группы элементов И 14 и ИЛИ 33 на адресный вход блока 1 пам ти.

Единичное состо ние триггера 38 вьщает разрешение на элемент И 23, что позвол ет импульсу ГИ 1 с блока 45 синхронизации пройти через этот элемент и установить триггер 40 в ёдиничное состо ние. Причем блок 45 синхронизации вьщает на первых четырех своих выходах импульсы, сдвинутые относительно друг друга, частота

0

5

0

5

0

5

0

5

0

5

следовани  каждого из которых вьше, частоты импульсов, выдаваемых на п - .том выходе, во столько раз, сколько приводов у станка.

Единичное состо ние триггера 40 вьщает разрешение на входы элементов И 25, 27 и группы элементов И 16. В результате, импульс ГИ 2 от блока 45 синхронизации поступает на вход установки в единицу триггера 41 и устанавливает его в единичное состо ние, а импульс ГИ 3 проходит через элемент И 27 и поступает на вход считывани  блока 1 пам ти. Кроме того, импульс ГИ 3 с выхода элемента И 27 поступает через элемент ЮТ- 34 на вход занесени  информации в регистр 9. В результате , информаци , считываема  из  чейки по адресу - номер начальной вершины с выхода блока 1 пам ти, пос- тупает через группы элементов И 16. и ИШ1 31 на вход регистра 9 и записываетс  в него. Этой информацией будет номер первой ветви, выход щей из начальной вершины мультиграфа.

Единичное состо ние триггера 41 вьщает разрешение на входы элементов И 24 и 26. Разрешение на входе элемента И 24 дает возможность импульсу ГИ 4 пройти через этот элемент и установить триггеры 40 и 39 в нулевое состо ние. Нулевое состо зше триггера 40 снимает разрешение с входов элементов И 25 и 27, что не позвол ет проходить очередным импульсам ГИ 2, и ГИ 3 соответственно через эти элементы , и разрешение с входа элементов И группы 16.

Разрешение, поступившее на вход элемента И 26 с пр мого выхода триггера 41, дает возможность импульсу ГИ 1 пройти, через элемент И 26 на вход кольцевого регистра 10 При этом на первом разр дном вькоде кольцевого регистра 10 по вл етс  сигнал, который поступает на вход считывани  блоков 3 и 4 пам ти, на вход записи блока 5 пам ти и на один из входов каждого элемента И . В результате с информационного выхода блока 3 пам ти через группу элементов ИЛИ 32 на адресный вход блока 5 пам ти и на вход дешифратора 48 кода поступает номер привода станка. Одновременно на один из входов всех эле- ментов И 18;-18п поступает информаци  о направлении работы указанного привода. Причем условно прин то пр 

51

мое направление работы привода кодировать нулем, а обратное - единицей. Одновременно с этим с информационного выхода блока 4 пам ти на информа- 1 онный вход блока 5 пам ти поступа- ет продолжительность работы привода. Информаци , считываема  из блоков 3 и 4 пам ти, находилась в  чейке, адрес которой определ ет номер ветви мультиграфа, поступаюищй из регистра 9.

Деишфраци  номера привода дешифратором 48 кода позвол ет выбрать Соответствующие этому приводу элемен ТЪ И из каждой группы элементов И , и И . При этом триггер из группы триггеров 43,-43„ и триггер из группы устанавливаютс  в соответствующее состо ние. триггер из группы триггеров Устанавливаетс  в единичное состо щие , так как сигнал с выхода выбранного дешифратором 48 кода элемента Ц 17 из группы элементов И 17(-17 поступает на вход установки единицы ооответствук дего этому элементу триггера . Триггер из группы триггеров 44,-44. устанавливаетс  в единичное состо ние, если соответствукиций ему привод имеет обратное направление работы , что обеспечиваетс  прохождением единицы из блока 3 пам ти через выбранный депшфратором 48 кода элемент И 18i на вход установки в 1 триггера 44,. В противном случае {пр мое направление работы привода) Триггер 44; останетс  в нулевом состо нии , так как из блока 3 пам ти на вход элементов И 18,-18ц 1 не поступает .

Таким образом, в результате действи  сигнала, поступившего с первого разр дного выхода кольцевого регистра в блок 5 пам ти, в  чейку по адре му - номер привода, будет записана продолжительность работы привода, а триггеры, соответствующие данному приводу, из группы триггеров , и 44,-44п, будут установлены в единичное или нулевое состо ние.

Поступление очередного импульса ITi 1 через элемент И 26 на вход кольцевого регистра 10 снимает сигнал с его первого разр дного выхода и выдает сигнал на втором разр дном выходе Сигнал со второго разр дного выхода кольцевого регистра 10 поступает на вход считывани  блока 2 пам ти и

0

20

25

87

с

g

30

35

40

50

55

1 О6

вход занесени  информации в регистр 8.

На адресный вход блока 2 пам ти поступает номер ветви с выхода регистра 9. Из  чейки блока 2 пам ти по этому адресу считываетс  информаци , которой  вл етс  номер смежной ветви и котора  поступает на вход регистра 8. Считываемый из блока 2 пам ти номер записываетс  в.регистр 8.

Поступление очередного импульса ГИ 1 через элемент И 26 на вход кольцевого регистра 10 снимет сигнал с его второго разр дного выхода и выдает сигнал на третьем разр дном выходе С третьего разр дного вьгхода регистра. 10 сигнал через элемент ИЛИ 34 поступает на вход занесени  информации регистра 9. По сигналу, поступившему с . выхода элемента ИЛИ 34, информаци  с выхода регистра 8 через группу элементов И 15 и ИЛИ 31 поступает на вход регистра 9 и записываетс  в нем. Это происходит потому, что на втором входе группы элементов И 15 есть разрешение с выхода элемента НЕ 46. Разрешение на выходе элемента НЕ 46 присутствует до тех пор, пока на его вход не поступает метка, котора  представл ет значащую единицу в последнем разр де  чейки пам ти.

Очередной импульс ГИ 1, поступивший через элемент И 26 на вход кольцевого регистра 10, снимает сигнал с его третьего разр дного выхода и выдает сигнал на первом разр дном выходе .

В дальнейшем, описанные вьш1е операции первого этапа повтор ютс . При этом в регистр 9 будет записана информаци , которой  вл етс  номер первой из снежных ветвей.

Окончание первого этапа (загрузки) определ етс  моментом по влени  метки из блока 2 пам ти на выходе регистра 9. Метка свидетельствует о том, что в регистре 8 находитс  номер вершины мультиграфа, в которую вход т смежные ветви. Эта метка снимет разрешение с входов элементов И группы 15 и поступает на входы установки в О и 1 триггеров 41 и 42 соответственно. В результате, триггер 41 устанавливаетс  в нулевое состо ние , а триггер 42 - в единичное. Нулевое состо ние триггера 41 прекращает поступление импульсов ГИ 1 на

7U

вход кольцевого регистра 10 через элемент И 26.

Единичное состо ние триггера 42 свидетельствует о том, что устройство перешло к выполнению второго этапа . Единичное состо ние триггера 42 выдает разрешение на элементы И 28- 30 и на входы всех элементов И 20„ и 21,-21. Это разрешение подключает триггеры 43,-43К) и к приводам. Каждый привод соедин етс  с устройством с помощью выходов 52,- 52„ , 53,-53„. Причем каждый привод соедин етс  с одним выходом из группы 52,-52 и одним из группы .. Если на выходе 53 по вл етс  положительный сигнал относительно одноименного выхода 52;, то привод работает в пр мом направлении. Если на вьгходе 52; по вл етс  положительньй сигнал относительно одноименного выхода 53:,, то привод работает в обратном направлении . Направление работы определ ет с  триггером 44;. Отсутствие сигналов одновременно на обоих входах 52 и 53: свидетельствует о том, что данfl

ный привод в насто щий момент вообще не участвует в работе.

Разрешение с пр мого выхода триггера 42 дает возможность.импульсам ГИ 1 от блока 45 синхронизации поступать через элемент И 28 на вход счетчика 12 импульсов. Эти импульсы накапливаютс  в счетчике 12 импульсов. Сле- дов-ательно, на выходе счетчика 12 мен етс  код, который поступает через группу элементов ИЛИ 32 на адресный вход блока 5 пам ти. Этим обеспечиваетс  смена адреса  чеек блока 5 пам ти. Одновременно на вход считывани  блока 5 пам ти поступают -с выхода элемента И 30 импульсы ГИ 2, что обеспечивает считывание информации из  чеек блока 5 пам ти. Этой информацией  вл етс  продолжительность работы привода, котора  поступает на первый вход схемы 37 сравнени . На второй вход схемы 37 сравнени  поступает код с выхода счетчика 11 импульсов. Код, поступающий из счетчика 11 импульсов,  вл етс  кодом текущего времени. Он формируетс  счетчиком 11 импульсов в результате накоплени  им импульсов, которые поступают через элемент И 29 от блока 45 синхронизации. Эти импульсы имеют частоту следовани , про7108

порциоиальную единице времени (напри- . мер, секунда, минута, час и т.д.)При совпадении кодов схема 37,

сравнени  выдает сигнал, который пос- тупает на входы группы элементов И 19,-19. Этот сигнал пройдет только через то т эле.мент И 19, , который вы берет дешифратор 48 кода. Такой элемент И 19; соответствует приводу, номер которого в данный момент присутствует на адресном входе блока 5 пам ти и входе дешифратора 48 кода,

g Сигнал с выхода элемента И- 19| поступает на соответствующие триггеры 43; и 44 и устанавливает их в нулевое состо ние. Это, в свою очередь , снимает положительный сигнал

Q с соответствующих выходов 52; и 53; и привод, соединенный с этими выходами , прекращает их работу.

Второй этап завершаетс  в тот момент , когда на выходе элемента ИЛИ

5 35 исчезает сигнал. Это случитс  тогда , когда все триггеры уста- -Навливаютс  в нулевое состо ние, что свидетельствует о -завершении работы всех приводов по заданной программе.

0 При этом все триггеры у, также будут установлены в нулевое состо ние . В результате, на выходе элемента НЕ 47 по вл етс  сигнал, который поступает на вход установки в О

триггера 42 и устанавливает этот триггер в нулевое состо ние.

Нулевое состо ние триггера 42 снимает разрешение с элементов И 28- 30 и вьщает разрешение на элемент

И 23. После чего устройство оп ть

переходит к выполнению первого этапа. Отличие будет только в том, что на адресный вход блока 1 пам ти через группу элементов И 13 и ИЛИ 33 с выхода регистра 8 поступает номер вершины , в которую вход т смежные ветви . Это обеспечиваетс  тем, что триггер 43 находитс  в нулевом состо нии и нет разрешени  на входы элементов

И группы 14. Разрешение на вход группы элементов И 13 в этом случае поступает с пр мого выхода триггера 40. Описанные вьш1е этапы будут циклически повтор тьс  до тех пор, пока.

номер вершины, записанньй в регистре 7, не совпадет с номером вершины, в которую вход т смежные ветви и который поступает с выхода регистра 8. Сравнение производитс  следующим образом . Номер конечной вершины мульти- графа с выхода регистра 7 поступает на схему 36 сравнени , куда с выхода ре|гистра 8 через группу элементов И |13 и ИЛИ 33 поступает номер вершины , в которую вход т смежные ветви. В случае совпадени  номеров, схема 36: сравнени  кодов выдает сигнал на первый вход элемента И 22, На второй вх|од элемента И 22 з этот момент пос- туЬает метка с выхода регистра 8. В результате, на вькоде элемента И 22 пойвл етс  сигнал, который поступает на вход установки в О триггера 38 и устанавливает его в нулевое состо ние . Это свидетельствует об окончаний решени  задачи формировани  последовательности команд, которые представл ют сетевую структуру, дл  уп- ра:рлени  приводами.

Ф6рму;ла изобретени 

I Устройство программного управлени , содержащее первый, второй, третий , четвертый и п тый блоки пам ти пер|вый, второй, третий и четвертый регистры, первьй счетчик импульсов, первую группу элементов -И, первую и втс|рую группы элементов .ИЛИ, первую и в горую схемы сравнени , первый триггер и блок синхронизации, причем; информационные входы первого и вто- I рого регистров соответственно  вл - . ютс  первым и вторым входами условий устройства, выходы второго .регистра соединены с первой труппой входов пвр|вой схемы сравнени , с первого по (п-:1)-й (где п - число управл емых устройством операционных блоков) выходы третьего регистра соединены с первыми входами элементов И первой группы, информационный вход третьего регистра соединен с выходом второго блока пам ти, адресный вход которого соединен с выходом четвертого регистра и с адресными входами третьего и чет1зертого блоков пам ти, информаци- входы которого соединены с выходами элементов ИЛИ первой группы, а адресные входы п того блока пам ти соединены с выходами элементов ИЛИ второй группы,.отличающее - с   тем, что, с целью расширени  области применени  за счет формировани  последовательности команд, которые представл ют сетевую структуру, в устройство введены втора , треть , четверта , п та , шеста , седьма , восьма  и дев та  группы элементов

5

0

И, с первого по дев тый элементы И, первый и второй элементы ИЛИ, первый и второй элементы НЕ, треть  группа элементов ИЛИ, второй очетчик импульсов , дешифратор кода, кольцевой регистр , второй, третий, четвертый, п тый триггеры и перва  и втора  группы триггеров, причем информационные выходы первого регистра соединены с первыми входами элементов И второй группы, вторые входы которых соединены с пр мым выходом второго триггера, а выходы Ьлементов И второй группы соединены с первьми элементами ИЛИ третьей группы, вторые входы соединены с выходами элементов И первой группы, вторые входы которых соединены , с первой группой входов шестого элемента И, с пр мым выходом третьего триггера, с первой группой входов четвёртого элемента И и с первыми входами элементов И четвертой rpyfifefj: вторые входы которых соединены с вы-

5 ходами первого блока пам ти, а выходы элементов И четвертой группы соединены с первыми входами элементов, ШШ первой группы, вторые входы кото рых соединены с выходами элементов И

0 третьей группы, первые входы которых, соединены с первыми входами элементов И первой группы, а вторые входы элементов И третьей группы соединены

с выходом первого элемента НЕ, вход

I .

5 которого соединен с (п)-м вькодом третьего регистра, с первым входом первого элемента И, с входом установки в О четвертого триггера и с входом установки в 1 п того триггера,

0 а второй вход первого элемента И соединен с выходом первой схемы сравнени , втора  группа входов которой соединена с выходами элементов ШШ третьей группы и с адресными входами (

5 первого, блока пам ти, вход разрешени  считывани  которого соединен с выходом шестого элемента И и с первым входом первого элемента ИЛИ, причем счетный вход первого счетчика

0 импульсов соединен с выходом восьмого элемента И, а выход первого счетчика импульсов соединен с первым входом второй схемы сравнени , второй вход которой соединен с п то5 го блока пам ти, информационный вход которого соединен с выходом четвертого блока пам ти, вход разрешени  считывани  которого соединен с входами разрешени  считывани  третьего и вхо11 4

ом разрешени  записи п того блоков пам ти, с первыми входами элементов п той группы и с первым выходом кольцевого регистра, а вторые входы элементов И п той группы соединены с первыми входами элементов И шестой и седьмой групп и с первым выходом дешифратора кода, информационные входы которого соединены с адресными входами п того блока пам ти и выходами элементов ИЛИ второй группы, первые входы которых соединены с выходами второго счетчика импульсов, счетный вход которого соединен с выходом .. седьмого элемента И, а вторые входы элементов ИЛИ второй группы соединены с (ц-1) выходами третьего блока пам ти, (п)-й выход которого соединен с вторыми входами элементов И шестой группы, выходы которых соединены с входами установки в 1 триг- геров второй группы, пр мые выходы которых соединены с первыми входами элементов И восьмой группы, вторые входы которых соединены с первыми входами элементов И дев той группы триггеров первой группы, пр мыми вы- ходами первой группы входов второго элемента ИЛИ, выход которого соеди- нен с входом второго элемента НЕ, вы- ход которого соединен с входом уста- новки в О п того триггера, входы установки в 1 триггеров первой группы соединены с выходами элементов И п той группы, входы установки в О триггеров первой и второй групп соединены с выходами элементов И седьмой группы, вторые входы которых соединены с выходами второй схемы сравнени , инверсные выходы триггеров второй группы соединены с вторыми входами элементов И дев той группы, третьи входы которых соединены с третьими входами элемен- тов И восьмой группы, с первыми входами седьмого, восьмого и дев того, элементов И и пр мым выходом п того триггера, пр мой выход первого триг

5

0

5

0

5

0

10 . 12

гера соединен с первым входом второго элемента И, выход которого соединен с пр мым входом третьего триггера , входы установки в О второго и третьего триггеров соедине нь. с выходом третьего элемента И, первый вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом п того и вторыми входами седьмого и второго элементов И, третий выход блока синхронизации соединен с второй группой входов четвертого и вторым входом дев того элементов И, выход которого соединен с входом разрешени  считывани  п того блока пам ти, а четвертый и п тый выхода блока сип хронизации соединены соответственно с вторым входом, восьмого и второй группой входов шестого элементов И, а вторые входы третьего и п т-ого элементов И соединены с пр мым выходом четвертого триггера, вход установки в 1 которого соединен с выходом четвертого элемента И, а инверсный выход четвертого триггера соединен с третьим входом второго элемента И, четвертый вход которого соединен с инверсным выходом п того триггера, выход п того элемента И соединен с информационньм входом кольцевого регистра , третий выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с выходом разрешени  записи четвертого регистра , второй выход кольцевого регистра соединен с входом разрешени  записи третьего регистра и входом разрешени  считывани  второго блока пам ти, выход первого элемента И соединен с входом установки в

5

первоIt 1 ч

1 коГО триггера, вход установки в торого соединен с входом установки S 1 второго триггера-и  вл етс  входом пуска устройства, первыми и вто- рыми выходами кода операций которого  вл ютс  соответственно выходы элементов И восьмой и дев той групп.

Claims (1)

1. Формула изобретения Устройство программного управления, содержащее первый, второй, третий, четвертый и пятый блоки памяти, первый, второй, третий и четвертый регистры, первый счетчик импульсов, первую группу элементов -И, первую и вторую группы элементов ИЛИ, первую и вторую схемы сравнения, первый триггер и блок синхронизации, причем информационные входы первого и второго регистров соответственно являются первым и вторым входами условий устройства, выходы второго .регистра соединены с первой группой входов первой схемы сравнения, с первого по (п-1)-й (где η - число управляемых устройством операционных блоков) выходы третьего регистра соединены с первыми входами элементов И первой группы, информационный вход третьего регистра соединен с выходом второго блока памяти, адресный вход которого соединен с выходом четвертого регистра и с адресными входами третьего и четвертого блоков памяти, информационные входы которого соединены с выходами элементов ИЛИ первой группы, а адресные входы пятого блока памяти соединены с выходами элементов ИЛИ второй группы, отличающеес я тем, что, с целью расширения области применения за счет формирования последовательности команд, которые представляют сетевую структуру, в устройство введены вторая, третья, четвертая, пятая, шестая, седьмая, восьмая и девятая группы элементов

   10 10 И, с первого по девятый элементы И, первый и второй элементы ИЛИ, первый и второй элементы НЕ, третья группа элементов ИЛИ, второй очетчик импульсов, дешифратор кода, кольцевой регистр, второй, третий, четвертый, пятый триггеры и первая и вторая группы триггеров, причем информационные выходы первого регистра соединены с первыми входами элементов И второй группы, вторые входы которых соединены с прямым выходом второго триггера, а выходы Элементов И второй группы соединены с первыми элементами ИЛИ третьей группы, вторые входы соединены с выходами элементов И первой группы, вторые входы которых соединены с первой группой входов шестого элемента И, с прямым выходом третьего триггера, с первой группой входов четвертого элемента И и с первыми \ входами элементов И четвертой группы; вторые входы которых соединены с выходами первого блока памяти, а выходы элементов И четвертой группы соединены с первыми входами элементов. ИЛИ первой группы, вторые входы которых соединены с выходами элементов И третьей группы, первые входы которых соединены с первыми входами элементов И первой группы, а вторые входы элементов И третьей группы соединены с выходом первого элемента НЕ, вход которого соединен с (п)-м выходом третьего регистра, с первым входом первого элемента И, с входом установки в "0" четвертого триггера и с входом установки в "1" пятого триггера, а второй вход первого элемента И соединен с выходом первой схемы сравнения, вторая группа входов которой соединена с выходами элементов ИЛИ третьей группы и с адресными входами .·; первого блока памяти, вход разрешения считывания которого соединен с выходом шестого элемента И и с первым входом первого элемента ИЛИ, причем счетный вход первого счетчика импульсов соединен с выходом восьмого элемента И, а выход первого счетчика импульсов соединен с первым входом второй схемы сравнения, второй вход которой соединен с выходом пятого блока памяти, информационный вход которого соединен с выходом четвертого блока памяти, вход разрешения считывания которого соединен с входами разрешения считывания третьего и вхо87 1 О

   I 2

   и 14

   дом разрешении записи пятого блоков памяти, с первыми входами элементов И пятой группы и с первым выходом кольцевого регистра, а вторые входы элементов И пятой группы соединены с первыми входами элементов И шестой и седьмой групп и с первым выходом дешифратора кода, информационные входы которого соединены с адресными входами пятого блока памяти и выходами элементов ИЛИ второй группы, первые входы которых соединены с выходами второго счетчика импульсов, счетный вход которого соединен с выходом седьмого элемента И, а вторые входы элементов ИЛИ второй группы соединены с (п-1) выходами третьего блока памяти, (п)-й выход которого соединен с вторыми входами элементов И шестой группы, выходы которых соединены с входами установки в "1" триггеров второй группы, прямые выходы которых соединены с первыми входами элементов И восьмой группы, вторые входы которых соединены с первыми входами элементов И девятой группы триггеров первой группы, прямыми выходами первой группы входов второго элемента ИЛИ, выход которого соединен с входом второго элемента НЕ, выход которого соединен с входом установки в "О" пятого триггера, входы установки в "1" триггеров первой группы соединены с выходами элементов И пятой группы, входы установки в "О" триггеров первой и второй групп соединены с выходами элементов И седьмой группы, вторые входы которых соединены с выходами второй схемы сравнения, инверсные выходы триггеров второй группы соединены с вторыми входами элементов И девятой группы, третьи входы которых соединены с третьими входами элементов И восьмой группы, с первыми входами седьмого, восьмого и девятого элементов И и прямым выходом пятого триггера, прямой выход первого триг10

   15

   20

   25

   30

   35

   40

   45

   гера соединен с первым входом второго элемента И, выход которого соединен с прямым входом третьего триггера, входы установки в "0" второго и третьего триггеров соединены с выходом третьего элемента И, первый вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с первым входом пятого и вторыми входами седьмого и второго элементов И, третий выход блока синхронизации соединен с второй группой входов четвертого и вторым входом девятого элементов И, выход которого соединен с входом разрешения считывания пятого блока памяти, а четвертый и пятый выходы блока синхронизации соединены соответственно с вторым входом восьмого и второй группой входов шестого элементов И, а вторые входы третьего и пятого элементов И соединены с прямым выходом четвертого триггера, вход установки в "1" которого соединен с. выходом четвертого элемента И, л плверетшй выход четвертого триггера соединен с третьим входом ' второго элемента И, четвертый вход которого средин· а с инверсным выходом пятого триггера, выход пятого элемента И соединен с информационным входом кольцевого регистра, третий выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с выходом разрешения записи четвертого регистра, второй выход кольцевого регистра соединен с входом разрешения записи третьего регистра и входом разрешения считывания второго блока памяти, выход первого элемента И соединен с входом установки в "0" первого триггера, вход установки' в "1" которого соединен с входом установки в "1" второго триггера и является входом пуска устройства, первыми и вторыми выходами кода операций которого являются соответственно выходы элементов И восьмой и девятой групп.