SU809155A1 - Преобразователь двоичного кода вдВОичНО-дЕС ТичНый и дВОичНО-дЕС -ТичНОгО B дВОичНый - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ И ДВОИЧНО-ДЕСЯТИЧНОГО В ДВОИЧНЫЙ

выход разрешени  коррекции соединен с управл ющим входом блока коррекции, выход разре1иени  передачи блока управлени  соединен с управл ющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразовател , второй .вход- с выходом первого разр да первого сдвигового регистра, а выход первого элемента И-ИЛИ соединен с первым входом сумматора, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и п того разр дов первого сдвигового регистра соединены с.входами блока коррекции , дополнительно введены два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразовател , второй вход - с выходом первого элемента И, третий вход блока приема информации соединен через одноразр дный регистр сдвига с выходом второго элемента И, четвертый и п тый входы соединены с выходами первого и третьего разр дов второго сдвигового регистра соответственно , п тый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразовател , а третий вход первого элемента И соединен с выходом разрешени  регенерации блока управлени , выход разрешени  приема блока управлени  соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразовател , первый вход второго элемента ИИЛИ соединен с выходом второго разр да второго сдвигового регистра, второй вход - с выходом первого разр да первого сдвигового регистра, третий вход соединен с выходом разрешени  выдачи блока управлени , выходы разрешени  приема которого соединены с управл ющими входами блока приема информации, выход которого соединен с входом первого сдвигового регистра, выход второго элемента И-ИЛИ  вл етс  выходом преобразовател , кроме того, в нем блок приема информации содержит три элемента И и элемент ИЛИ, первый, ..второй и третий входы которого соединены с выходами соответствующих элементов И, а выход элемента ИЛИ  вл етс  выходом блока приема информации, первый вход первого элемента И  вл етс  первым входом блока приема информации, второй и третий входы которого соединены с четвертым и п тым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И  вл ютс  четвертым и п тым входами блока приема информации соответственно, управл ющие входы которого соединены со втог рыми входами первого, второго и третьего элементов И. Кроме того в нем блок коррекции содержит два D-триггепа, четыре элемента И, три элемента И,Л, распределитель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управл ющие входы соединены с выходами распределитрл  импульсов, вход которого соединен с выходом третьегб элемента ИЛИ и синхровходами D-триггеров, D-входы которых  вл ютс  информационными входами блока коррекции, первый вход первого элемента И соединен с пр мым выходом первого D-триггера, первые входы второго и третьего элементов И соединены с инверсным выходом второго D-триггера, первый вход четвертого элемента И соединен с пр мым выходом второго D-триггера, остальные вхо , ды элементов И и первые входы второго и третьего элементов ИЛИ  вл ютс  информационными входами блока коррекции, первый и второй входы первого элемента ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента

И соединен с третьим входом преобразовател  параллельного кода в последовательный , выход которого  вл етс  выходом блока коррекции, выход четвертого элемента И соединен, с вторым входом второго элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом старщего разр да распределител  импульсов.

На фиг. 1 изображена структурна  схема преобразовател ; на фиг. 2 - блок-схема блока коррекции; на фиг. 3 - временна 

0 диаграмма базовых сигналов преобразовател ; на фиг. 4 - схема блока приема информации; на фиг. 5 - вариант построени  блока управлени .

Преобразователь содержит первый 1 и второй 2 сдвиговые регистры, причем разр дность первого регистра равна п(п 4т, где п - число дес тичных разр дов преобразовател ), разр дность второго регистра - (n-fl). Выходы первого разр да цепью 3 и третьего разр да цепью 4 второго сдвигового регистра 2 через первый блок 5 приема информации соединены со входом первого сдвигового регистра 1. Выход третьего разр да регистра 2 соединен со входом первого элемента И 6, выход которого соединен с блоком 5 приема информации. Два других

5 входа элемента И 6 подключены к тактовому входу 7 преобразовател  и цепью 8 к блоку 9 управлени , выход которого цепью 10 св зан со вторым элементом И 11, выход которого через одноразр дный сдвиговый регистр 12 соединен с блоком 5 приема информации. Второй вход элемента И 11 подключен к входу блока 5 приема информации, к информационному входу 13 преобразовател  и через эле.мент И-ИЛИ 14 к первому входу сумматора 15, второй вход которого подключен к выходу блока 16 коррекции, св занного с блоком 9 управлени . Два входа блока 16 коррекции цеп ми 17 и 18 св заны с выходами четвертого и п того

разр дов регистра 1, выход rjepeoro разр да которого св зан через элемент И-ИЛИ 19 с выходом преобразовател . Второй вход элемента И-ИЛИ 19 св зан с выходом первого разр да второго регистра 2, вход которого подключен к выходу сумматора 15. Управл ющий вход сумматора 15, а также управл ющие входы блока 5 приема информации и элемента И-ИЛИ 14 соединены с выходами блока 9 управлени , цепью 20 св занными с элементом И-ИЛИ 19.

Блок коррекции содержит распределитель 21 импульсов, выход первого разр да которого через элемент ИЛИ 22 соединен со своим входом. Второй вход элемента ИЛИ 22 соединен с тактовым входом 23. Выход элемента ИЛИ 22 соединен с синхровходами D-триггеров 24 и 25, D-входы которых подключены, соответственно цеп ми 17 и 18 к выходам первого регистра 1. Единичный выход триггера 24 через элементы И 26 и ИЛИ 27 подключен ко входу преобразовател  28 параллельного кода в последовательный . Единичный выход триггера 25 через элементы И 29 и ИЛИ 30 подключен ко второму входу преобразовател  28 параллельного кода в последовательный. Нулевой выход триггера 25 через элемент И 31 подключен ко второму входу элемента ИЛИ 27 и через элемент И 32 к третьему входу преобразовател  28 параллельного кода в последовательный , св занного с выходами всех разр дов распределител  21 импульсов. Входы запрета элементов И 29 и 31, второй вход элемента ИЛИ 30 и входы элементов И 26, 29, 31 и 32 подключены к соответствующим цеп м блока 5 управлени . Выход преобразовател  28  вл етс  выходом блока 16 коррекции и подключен ко входу сумматора 15 (фиг. 1).

Блок 5 приема информации содержит три элемента И 33 - 35, выходы которых подключены ко входам элемента ИЛИ 36.

Блок 9 управлени  может быть построен как автомат с жесткой либо программируемой логикой. На фиг. 5 показан вариант построени  блока управлени  с жесткой логикой на сдвиговом регистре. Така  схема блока- управлени  содержит (2п + 3)-разр дный сдвиговый регистр 37, триггер 38, элемент 2И-2-ИЛИ 39, п-входовой элемент ИЛИ 40 и четыре блока 41-44 элементов И, первые входы которых подключены к входам PI -Р задани  режима работы преобразовател . Вторые входы элементов И блока 41 подключены к выходу второго разр да регистра 37, выход третьего разр да регистра 37 подключен к S-входу триггера 38, R-вход которого через элемент 2И-2-ИЛИ 39 св зан с выходом 2пЧ-1-го и 2п-|-3-го разр дов регистра 37.

Третий вход элемента 2И-2-ИЛИ 39 и его вход запрета подключены к входу Р задани  режима. Выход триггера 38 подключен ко вторым входам элементов И блока 42, выход элемента 2И-2-ИЛИ 39 подключен ко вторым входам элементов И блока 43. Выходы 4-го, 6-го... 2п-го 2п + 2-го разр дов регистра 37 через элемент ИЛИ 40 подключены ко вторым входам элементов блока 44.

5Такой вариант построени  блока управлени  не  вл етс  наиболее экономичным с точки зрени  аппаратурных затрат и может быть применен при небольщих п. При больщих п, целесообразно строить блок управлени  с использованием счетчиков или

использовать управл ющий блок с программируемой логикой.

Преобразватель работает следующим образом .

Его функционирование осуществл етс 

5 по циклам, каждый из которых состоит из п тактов. Длительность одного такта TL (, 2... п) равна периоду следовани  импульсов фазового питани  сдвиговых регистров . .Врем  действи  такта Т соответствует временному интервалу i-ro разр да числа

0 при последовательном представлении информации . Во врем  действи  такта Ti на выходе 1-го (или на входе п-го) разр да сдвигового регистра, работающего в режиме хранени , будет первый разр д числа, во врем  действи  такта Ti -i-й разр д. Циркул ци  и запись информации в сдвиговых регистрах осуществл етс  младщими разр дами вперед.

Преобразователь может работать в режимах Pi, Рг, РЗ и Р. В режиме Р обеспечиваетс  преобразование дробного, а в режиме Рг - целого числа из двоичной в двоично-дес тичную систему счислени . В режиме PJ преобразуютс  дробные, а в режиме Р4 целые числа из двоично-дес тичной в двоичную систему счислени .

5 Работа преобразовател  заключаетс  в выполнении следующих операций: прием кода , его преобразование и выдача преобразованного кода (фиг. 3). По сигналу ПК осуществл етс  прием кода, по сигналу ПРего преобразование и по сигналу ВД - выдача преобразованного кода. В зависимости от режима работы преобразовател  блок 9 управлени  вырабатывает управл ющие сигналы с соответствующим индексом, которые  вл ютс  модификацией базовых сигналов.

5 Базовому сигналу ПК в режиме Р соответствует сигнал ПК 1, сигналам ПР, К, ВД - соответственгю, сигналы ПР-), Ki, ERi и т.д.

Преобразование осуществл етс  путем 0 соответствующей коммутации цепей циркул ции информации в регистрах 1 и 2 с одновременной ее коррекцией во врем  действи  сигналов К и Кп- Конфигураци  цепей циркул ции и режим коррекции определ ютс  блоком 9 управлени  в зависимости от режима работы преобразовател . В предлагаемом устройстве во всех режимах работы цепи циркул ции информации регистров 1 и 2 объедин ютс  через сумматор 15.

Рассмотрим работу преобразовател  в каждом из четырех режимов.

В режиме PI по сигналу из блока 9 управлени  FlKi двоичное дробное число последовательно младшими разр дами вперед через информационный вход 13 и блок 5 приема информации записываетс  в сдвиговый регистр 1. Преобразование осуществл етс  по сигналу nPi из блока 9 управлени  за 2п циклов, на врем  действи  которых цепи циркул ции регистров 1 и 2 коммутируютс  блоком управлени  следующим образом: выход 1-го разр да регистра 1 - элемент И-ИЛИ 14 - сумматор 15 - вход регистра 2 - выход третьего разр да регистра 2 - цепь 4 - блок 5 приема информации - вход регистра 1. В каждом i-ом цикле (i 2, 4... 2п) по сигналу Ki из блока 9 управление информаци , переписываема  из регистра 1 в регистр 2, корректируетс  сумматором 15. Коррекци  заключаетс  в сложении кода регистра 1 с кодом, вырабатываемым блоком 16 коррекции в зависимости от содержимого четвертого разр да (цепь 17) регистра 1 в (4j-f 1)-м такте цикла коррекции Ki (, 1, 2..., m-1). При нулевом значении четвертого разр да 3 (4J + 1)-м такте блок 16 коррекции вырабатывает код 0000, при единичном значении - код 1101, который Bf4j+1)M, (4j+2)-M, (4j+3)-MH (4j + 4)-M тактах последовательно младшими разр дами вперед поступает на вход сумматора 15. В цикле коррекции в каждом (4J+4)-м такте выработка сигнала переноса в сумматоре 15 блокируетс . После выполнени  2п циклов преобразовани  на регистре 2 будет образован соответствующий двоично-дес тичный код, который по сигналу ВДн из блока 9 управлени  (цепь 20) снимаетс  с выхода второго разр да регистра 2 через элемент И-ИЛИ 19.

В режиме Рг двоичный код целого числа принимаетс  на регистр 1 по сигналу ПКг из блока 9 управлени  (цепь 10) с информационного входа 13 через элемент И 11, через одноразр дный сдвиговый регистр 12, выполн ющий функцию задержки на один такт, и через блок 5 приема информации. Одновременно в регистр 2 записываетс  последовательный п-разр дный код 0011-0011.. ООП, который по сигналу ПКг формируетс  блоком 16 коррекции и заноситс  в регистр 2 через сумматор 15. На второй вход сумматора 15 при этом с выхода элемента И-ИЛИ 14 поступает нулевой код. Преобразование осуществл етс  за 2п циклов по сигналу ПРг.

Цепи циркул ции регистров 1 и 2 коммутируютс  следующим образом.

Выход первого разр да регистра 1 - элемент И-ИЛИ 14 - сумматор 5 - вход регистра 2 - выход первого разр да регистра 2 - цепь 3 - блок 5 приема информации - вход регистра 1. В каждом i-м

цикле преобразовани  (i 2,4...2n) осуществл етс  коррекци . Код коррекции формируетс  блоком 16 по сигналу К 2 в зависимости от содержимого п того разр да (цепь 18) регистра 1 в (4j + l)-M такте. При этом в первых (п-1)-х циклах код коррекции формируетс  следующим образом: при нулевом значении п того разр да в (4j + l.)-M такте блок 16 коррекции вырабатывает последовательный код 1101, при единичном значении - код ООП. В последнем п-м цикле коррекции по сигналу К при нулевом значении п того разр да вырабатываетс  код 1010, при единичном значении код 0000. Выработка сигнала переноса в сумматоре 15 в каждом (4j-f4) такте также блокируетс . Результат (двоично-дес тичный код) формируетс  на регистре 2 и по сигналу ВДг (цепь 20) снимаетс  с выхода первого разр да регистра 2 через элемент И-ИЛИ 19.

В режиме РЗ двоично-дес тичный код дробного числа одновременно с приемом по сигналу ПКЗ преобразовываетс  в двоично-дес тичный код с избытком три, который заноситс  на регистр 2.

Преобразование в двоично-дес тичный код с избытком три осуществл етс  следующим образом.

По сигналу ПКЗ двоично-дес тичный код дробного числа со входа 13 через элемент И-ИЛИ 14 поступает на один вход сумматора 15. На второй вход которого из блока 16 коррекции поступает п-разр дный последовательный код числа ООП ООП... ООП. На выходе сумматора 15 формируетс  двоично-дес тичный код с избытком три входного числа, который записываетс  в регистр 2. Преобразование осуществл етс  по сигналу ПРЗ за 2п циклов так, как в режиме Рг, т.е. в режиме РЗ конфигураци  цепей циркул ции информации и коррекции гтакие же, как и в режиме Pg. Результат формируетс  на регистре 1 и снимаетс  с его первого разр да цо сигналу ВДЗ (цепь 20) через элемент И-ИЛИ 19.

В режиме Р прием целого двоично-дес тичного кода производитс  на регистр 2 по сигналу ПК с информационного входа 13 через элемент И-ИЛИ 14 и сумматор 15, на второй вход которого с блока коррекции 16 поступает нулевой код. При этом в последнем такте цикла приема по сигналу ПК4 (цепь 8) в регистр 1 через элемент И 6 и блок 5 приема информации заноситс  содержимое третьего разр да регистра 2. Тактовый сигнал Тп, (сигнал последнего такта) поступает на элемент И 6 со входа 7. В третьем разр де регистра 2 в последнем такте цикла приема будет находитьс  первый разр д входного информационного кода. Преобразование осуществл етс  по сигналу ПР4 за 2п-1 цикл. Конфигураци  цепей циркул ции и коррекци  такие же, как и в режиме Рц . Результат формируетс  на регистре 1 i снимаетс  с выхода его первого разр да через элемент И-ИЛИ 19.

Блок 16 коррекции работает следующим образом.

В четырехразр дный распределитель 21 импульсов в первом такте каждого цикла через элемент ИЛИ 22 заноситс  единица, котора  циркулирует, проход  через элемент ИЛИ 22. Таким образом, на выходе элемента ИЛИ 22 формируютс  тактовые сигналы Т (4J +1), по которым на D-триггер 24 в (4j + l)-M такте записываетс  содержимое четвертого разр да регистра 1, на D-триггер 25 - содержимое-п того разр да регистра 1.

Таким образом логические формулы X условий выработки блоком 16 формировани  коррекции соответствующих кодов имеют вид:

Хоом НК2УПКЗУ(КгУКз) KrvC5j, X«oi (KiV K)C4V(KtVK3) КцСБ; X«« (КгУКзЖпСб, где С и GS - состо ни  триггеров 24 и 25 соответственно.

Услови  X вырабатываютс  элементами И 26, 29, 31 и 32, а также элементами ИЛИ

27и 30. Условие Хоои вырабатываетс  на выходе элемента ИЛИ 30, условие X-iioi на выходе элемента ИЛИ 27 и условие на выходе элемента И 32. Преобразователь

28преобразовывает унитарный код условий X в соответствующий последовательный код ООП, 1101 или 1010. Тактовые сигналы T(4j + l), T(4j+2), T(4j-f3) и T(4j + 4) ырабатываютс  на соответствующих выходах распределител  21 импульсов и поступают на преобразователь 28 дл  синхронизации кода коррекции.

Входами блока 9 управлени   вл етс  вход тактирующего сигнала Ti, определ ющий начало каждого цикла работы преобразовател  и входы задани  режима работы преобразовател  PI, PI, РЗ и Рд. По сигналу начала работы (HP), поступающему на D-вход регистра 37, в первый разр д регистра записываетс  единица. Каждым сигналом TI в регистре 37 осуществл етс  сдвиг на один разр д в сторону старщих разр дов. После воздействи  первого сигнала TI на выходе второго разр да регистра 37 формируетс  базовый управл ющий сигнал ПК, длительность которого равна одному циклу. В следующем цикле сигналом с третьего разр да регистра 37 осуществл етс  установка в единичное состо ние триггера 38. Сброс триггера 38 осуществл ететс  через элемент 2И-2 ИЛИ 39 с выхода 2п+1-го разр да в режиме Р и с выхода

2п + 3-го разр да регистра 37 в других режимах . Таким образом, на выходе триггера 38 формируетс  базовый управл ющий сигнал ПР, длительность которого в режиме Р4 равна 2п-1 циклов, в других режимах 2-Л циклов. На выходе элемента 2И2-ИЛИ 39 формируетс  базовый управл ющий сигнал ВД, длительность которого равна одному циклу. С выхода 2n-f2-ro разр да регистра 37 снимаетс  сигнал Кп Выходы 4-го, 6-го, 8-го..., (2п-2)-го, 2п-го,

10 (2п + 2)-го разр дов объединены через элемент ИЛИ 40, на выходе которого формируетс  базовый управл ющий сигнал К. На выходах элементов И блоков 41-44 формируютс  основные модифицированные управл ющие сигналы блока управлени 

ПК1, ПР1, ВДи и К1 (i l, 2, 3, 4) в зависимости от задани  режима работы преобразовател . Так, управл ющий сигнал ПК| формируетс  на основе базового сигнала ПК выхода элемента И блока 41, на

0 вход которого заведена шина Pi. Управл ющий сигнал UPi формируетс  на основе базового управл ющего сигнала ПР на выходе элемента И блока 42, на вход которого заведена щина Р. и т.д. Таким образом обеспечиваетс  выработка всех управл ю щих сигналов блока управлени . В табл. 1

показана работа преобразовател  в режиме

Р при преобразовании числа (0,1000)г

(0,0101)40 из двоичной системы счислени 

в двоично-дес тичную. В табл. 2 показана

Q работа устройства в режиме РЗ при преобразовании числа (O.OlOl)io (0,1000) из двоично-дес тичной системы счислени .

В скобках приведено значение переноса, сформированное в i-ом такте и учитываемое

5 в (i + l)-M такте; квадратными скобками выделены переносы, выработка которых блокируетс .

Так как в рассмотренном примере регистр 1 четырехразр дный, то в цикле коррекции дл  выработки необходимого кода коррекции

° анализируетс  выход первого разр да регистра 2. Это следует из того, что цепи циркул ции информации в регистрах 1 и 2 объединены , и п тым разр дом регистра 1 как бы  вл етс  первый разр д регистра 2.

5 Предлагаемое устройство  вл етс  устройством последовательного действи  и применение в нем динамических многоразр дных регистров позвол ет существенно снизить стоимость, уменьщить габариты и повысить его надежность. Оно позвол ет умень0 щить количество э лементов И-ИЛИ, триггеров и упростить блок коррекции.

Claims (2)

1. Таблица 15 Формула изобретени  1. Преобразователь двоичного кода в двоично-дес тичный и двоично-дес тичного в двоичный, содержащий два сдвиговых регистра, блок коррекции, сумматор, первый и второй элементы И-ИЛИ, одноразр дный сдвиговый регистр и блок управлени , выход разрешени  суммировани  которого соединен с управл ющим входом сумматора, выход разрещени  коррекции соединен с управл ющим входом блока коррекции , а выход разрешени  передачи блока управлени  соединен с управл ющим входом первого элемента И-ИЛИ, первый вход которого соединен с информационным входом преобразовател , второй вход -с выходом первого разр да первого сдвигового регистра , а выход первого элемента И-ИЛИ соединен с первым входом суммато{ а, второй вход которого соединен с выходом блока коррекции, а выход сумматора соединен с входом второго сдвигового регистра, выходы четвертого и п того разр дов первого сдвигового регистра соединены с входами блока коррекции, отличающийс  тем, что, с целью упрощени  преобразовател , он содержит два элемента И и блок приема информации, первый вход которого соединен с информационным входом преобразовател , второй вход - с выходом первого элемента И, третий вход блока приема информации соединен через одноразр дный регистр сдвига с выходом второго элемента И, четвертый и п тый входы соединены с выходами первого и третьего разр дов второго сдвигового регистра соответственно, п тый вход блока приема информации соединен с первым входом первого элемента И, второй вход которого соединен с тактовым входом преобразовател , а третий вход первого элемента И соединен с выходом разрещени  регенерации блока управлени , выход разрещени  приема блока управлени  соединен с первым входом второго элемента И, второй вход которого соединен с информационным входом преобразовател , первый вход второго элемента И-ИЛИ соединён с выходом второго разр да второго сдвигового регистра, второй вход - с выходом первого разр да первого сдвигового регистра, третий вход соединен с выходом разрещени  выдачи блока управлени , выходы разрешени  приема которого соединены с управл ющими входами блока приема информации, выход которого соединен с входом первого сдвигового регистра, выход второго элемента И-ИЛИ  вл етс  выходом преобразовател . 2.Преобразователь по п. 1, отличающийс  тем, что с нем блок приема информации содержит три элемента И и элемент ИЛИ, первый, второй и третий входы которого соединены с выходами соответствующих элементов И, а выход элемента ИЛИ  вл етс  выходом блока приема информации, первый вход первого элемента И  вл етс  первым входом блока приема информации, второй и третий входы которого соединены с четвертым и п тым входом элемента ИЛИ соответственно, первые входы второго и третьего элементов И  вл ютс  четвертым и п тым входами блока приема информации соответственно , управл ющие входы которого соединены со вторыми входами первого, второго и третьего элементов И. 3.Преобразователь по пп. 1 и 2, отличающийс  тем, что в нем блок коррекции содержит два D-триггера, четыре элемента И, три элемента ИЛИ, распределитель импульсов и преобразователь параллельного кода в последовательный, первый и второй входы которого соединены с выходами первого и второго элементов ИЛИ, управл ющие входы соединены с выходами распределител  импульсов, вход которого соединен с выходом третьего элемента ИЛИ и синхровходами D-триггеров, D-входы которых  вл ютс  информационными входами блока коррекции, первый вход первого элемента И соединен с пр мым выходом первого D-триггера, nepBl ie входы второго и третьего элементов И соединены с инверсным выходом второго D-триггера, первый вход четвертого элемента И соединен с пр мым выходом второго Dтpиггepa, остальные входы элементов И и первые входы второго и третьего элементов ИЛИ  вл ютс  информационными входами блока коррекции , первый и второй входы первого элемента ИЛИ соединены с выходами первого и третьего элементов И, выход второго элемента И соединен с третьим входом преобразовател  параллельного кода в последовательный , выход которого  вл етс  вьь ходом блока коррекции, выход четвертого элемента И соединен со вторым входом второго элемента ИЛИ, второй вход третьего элемента ИЛИ соединен с выходом старшего разр да распределител  импульсов. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР по за вке № 2677100, кл. G 06 F 5/02, 20.10.78.
2. 2. Авторское свидетельство СССР по за вке №2716075, кл. G 06 F 5И/02, 1979.

   (руг. 7

   23(Т1)

   21

   I I

   KSn.3 О

   (КГ VKtf)

   17

   гу О-

   О

   2f

   & J2

   25

   /8

   -5&

   28

   j;

   KSJI.S (Кп) О

   К5Л.9()

   О

   .9(nK2VnK3}

   О

   Е(

   о

   2Э

   От5л.Э(ПК1УПК1{)

   О

   ч оОтЬл .З(ПР1УЛР)

   О 3 О

   От5л.Э{ПР2УПРЗ)

   От 5л. 12

   От 5л. S

   & J

   g, J5

   7 JfiкЬл . 1