SU849197A1 - Преобразователь двоичного кода вдВОичНО-дЕС ТичНый и дВОичНО-дЕС ТичНОгОВ дВОичНый - Google Patents

Description

Изобретение относитс  к автоматике и цифровой вычислительной технике и может быть использовано пр построении двоично-дес тичных преобразователей . Известен преобразователь двоичног кода в двоично-дей тичный и обратно, с одержаддий реверсивные сдвиговые регистры , блоки коррекции, логические элементы И и ИЛИ ll . Недостаток такого преобразовател  состоит в больших аппаратурных затратах и в невозможности использовани  динамических сдвиговых регистров , св занной с обработкой параллельных кодов. Наиболее близким по технической сущности к предлагаемому  вл етс  преобразователь двоичного кода в двоично-дес тичный и двоично-дес тич ного в двоичный, содержащий первый ii второй сдвиговые регистры,первый,вто рой, третий и четвертый элементы И-ИЛ первый и второй 0-триггеры,0-входы которых соединены соответственно с выходами первых разр дов первого и второго сдвиговых регистров, а синхровходы О-триггеров соединены с первым входом тактовых сигналов преобразовател , чблок коррекции, информационные входы которого соединены соответственно с выходами четвер того и п того разр дов первого сдвигового регистра, сумматор, первый и второй входы которого соединены с выходом блока коррекции и первого элемента И-ИЛИ соответственно, выход второго разр да второго сдвигового регистра соединен с первым входом второго элемента И-ИЛИ, первый и второй одноразр дные сдвиговые регистры , входы которых соединены с выходами третьего и четвертого элементов И-ИЛИ соответственно, а выходы соединены со вторыми входами первого и второго элементов И-ИЛИ соответственно, блок управлени , выход разрешени  приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешени  ц ркул ции соединен с третьим входом первого элемента И-ИЛЙ, выход разрешени  коррекции блока управлени  соединен о первым управл ющим входом блока коррекции, инфо{)мационный вход преобразовател  соединен с четвертыми входами первого и второго элементрв . И-ИЛЙ, выходы первых разр дов первого и второго сдвиговых регистров соединены с вторыми входами третьего

И четвертого элементов И-ИЛИ,вторые входы которых соединены со вторым входом тактовых сигналов, выход первого О-триггера соединен-с п тым входом второго элемента И-ИЛИ, выход которого соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ. Кроме того, известный преобразователь содержит элемент И-ИЛИ, подключенный ко входу первого сдвигового регистра Г2.

Недостаток известного преобразовател  состоит в относительно больши аппаратурных затратах.

Цель изобретени  - упрощение преобразовател .

Поставленна  цель достигаетс  тем что преобразователь двоичного кода в двоично-дес тичный и двоично-дес тичного в двоичный, содержащий первый и второй сдвиговые регистры, первый, второй, третий и четвертый элементы И-ИЛИ, первый и второй D-триггеры, D-входы которых соединены соответственно с выходами первых разр дов первого и второго сдвиговых регистров,а синхровходы D-триггеров соединены с первым входом тактовых сигналов преобразовател , блок коррекции, информационные входы которого соединены с выходами четвертого и п того разр дов первого сдвигового регистра, сумматор, первы и второй входы которого соединены соответственно с выходами блока коррекции и первого элемента И-ИЛИ, выход второго разр да второго сдвигового регистра соединен с первым входом второго элемента, И-ИЛИ, первый и второй одноразр дные сдвиговь(е регистры, входы которых соединены с выходами третьего и четвертого элементов И-ИЛИ соответственно, а выходы соединены со вторыми входами первого и- второго элементов И-ИЛИ соответственно, блок управлени / выход разрешени  приема которого соединен с третьим входом второго элемента И-ИЛИ, выход разрешени  циркул ции соединен с третьим входом первого элемента И-ИЛИ, выход разрешени  коррекции блока управлени  соединен .с первым управл ющим входом блока коррекции, информационный вход преобразовател  соединен, с четвертьпии входами первого и второго элементов И-ИЛИ, выходы первых разр дов первого и второго сдвиговых регистров соединены со вторыми входами третьего и четвертого элементов И-ИЛИ, вторые входы которых соединен со вторым входом тактовых сигналов преобразовател , выход первого Dтриггера .соединен с п тым входом второго элемента И-ИЛИ, выход которого соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ,. дополнительно содержит п тый элемент

И-ИЛИ, выход которого  вл етс  выходом преобразовател , первый и второй входы соединены с выходом разре}шени  выдачи блока управлени , а третий вход п того элемента И-ИЛИ соединен с выходом первого разр да второго сдвигового регистра, выход сумматора соединен с четвертым входом п того элемента И-ИЛИ, третьим входом четвертогоэлемента И-ИЛИ и входом первого сдвигового регистра, выход второго разр да которого соеди .нен с п тым входом первого элемента И-ИЛИ, четвертые входы третьего и четвертого элементов И-ИЛИ соединены со вторым входом тактовых сигналов преобразовател , выход второго D-триггера соединен с управл ющим входом блока коррекции и шестым входом первого элемента И-ИЛИ.

При этом блок коррекции содержит блок преобразовани  унитарного кода в последовательный код, первый и второй D-триггеры, элемент И-ИЛИ,три элемента И, три элемента ИЛИ и.четырехразр дный сдвиговый регистр, выход первого разр да которого соединен с-первым входом элемента ИЛИ, выход которого соединен с синхров содами первого и второго D-триггеров, первым входом элемента И-ИЛИ, входом четырехразр дного сдвигового регистр и первым входом блока преобразовани  унитарного кода в последовательный код, выход которого  вл етс  выходом блока коррекции, а второй и третий входы блока преобразовани  унитарного кода в последовательный код соединены соответственно с выходами второго и третьего элементов ИЛИ,, первый и второй входы второго элемента ИЛИ соединены с выходами первого и второго элементов И соответственно , первые входы которых соединены соответственно с прчМым выходом первого и инверсным выходом второго D-триггеров, пр мой выход второго D-триггера соединен с первым входом третьего элемента И, выход которого подключен ко входу третьего элемента ИЛИ, вторые входы первого, второго и третьего элементов И и вторые входы второго и третьего элементов ИЛИ  вл ютс  первым управл ющим входом блока коррекции, D-вход первого О-триггера соединен с выходом, элемента И-ИЛИ, второй вход которого  вл .етс  вторым управл ющим входом блока коррекции , 0-вход второго D-триггера и третий вход элемента И-ИЛИ  вл ютс  информационными входами блока коррекции .

Кроме того, блок управлени  содержит последовательно соединенные счетчик, дешифратор, элемент И,.Л5триггер , три группы элементов И, первые входы элементов И первой группы соединены с первым выходом дешифратора , второй выход которого соединен с S-входом RS-триггера, выход которого соединен с первь 1и входами . элементов И второй группы , а третий выход дешифратора соединен с R-BXOдом RS-триггера и первыми входами элементов И третьей группы, вторые входы элементов И трех групп соединены с входами задани  режимов работы , счетный вход счетчика через элемент И соединен со.вторым входом тактовых сигналов, выходы элементов И первой, второй и третьей групп.  вл ютс  соответственно выходами разрешени  коррекций блока управлени  , выходсми разрешени  приема бло ка управлени  и выходами разрешени  выдачи блока управлени . На фиг. 1 изображена структурна  схема предлагаемого преобразовател  на фиг, 2 и 3 7 функциональные схемы соответственно блока коррекции первого и второго элементов И-ИЛИ; на фиг. 4 - функциональна  схема блока управлени ; на фиг. 5 - временна  диаграмма базовых управл ющи сигналов преобразовател . Преобразователь содержит первый 1 и второй 2 сдвиговые регистры (число их двоичных разр дов , m - число дес тичных разр дов преобразовател ) , блок 3 коррекции (БК), сумматор 4, первый 5 и второй б D-триггеры, при этом входы блока коррекции соединены с выходами блока 7 упра.влени , триггера 5 и цеп ми 8 и 9 с выходами четвертого и п того разр да регистра 1..Выход втор го разр да регистра 1 цепью 10 чере первый элемент И-ИЛИ соединен со входом сумматора 4. Выход первого разр да регистра 1 соединен со входом элемента И-ИЛИ 11, с О-входом D-триггера б и через последовательн соединенные третий элемент И-ИЛИ 12 первый одноразр дный сдвиговый регистр 13 - с входом элемента И-ИЛИ другие входы которого соединены с вы ходом D-триггера 5 и с информационной шиной 14 преобразовател  и чере второй элемент И-ИЛИ 15 - со входом регистра 2. Выход второго разр да регистра 2 цепью 16. соединен со вторым входом элемента И-ИЛИ 15, а выход первого разр да - с D-входом триггера 5, через элемент И-ИЛИ 17 - с выходом пре образовател  18 и через последовател МО соединенный третий элемент И-ИЛИ 19 и второй одноразр дный сдвиговый регистр 20 - с третьим входрм элемента И-ИЛИ 15. Выход D-триггера 6 соединен с входом элемента И-ИЛИ 15 а его С-вход объединен с С-входоМ: триггера 5 и подключен к первому тактовому входу 21. Выход блока 3 коррекции подключен ко второму входу сумматора 4, выход которого подключен ко вторым входам элементов 17 и 19 и ко входу регистра 1. Вход эле мента И-ИЛИ 12 соединен со входом регистра .2, а пр мые и инверсные входы элементов И-ИЛИ 12 и 19 объединены и подключены ко второму тактовому входу 22. Выходы блока 7 управлени  подключены к управл кнцим входам элементов 11, 15 и 17. Блок коррекции (фиг.2) содержит четырехразр дный сдвиговый регистр 23, вход которого подключен к С-входам третьего 24 и четвертого 25 D-триггеров, через элемент И-ИЛИ 26 - к О-входу D-триггера 24, через элемент ИЛИ 27 - к шине 21 и к выходу первого разр да регистра 23. D-вход триггера 25 цепью 8 подключен к регистру 1. Второй вход элемента И-ИЛИ 26 цепью 9 подключен к регистру 1. Инверсный вход первого элемента И-ИЛИ 26 и второй вход второго элемента И-ИЛИ 26 подключены к третьей . тактовой шине 28. Пр мой выход третьего 24 и инверсный выход четвертого . 25 триггеров соответственно через элементы И 29 и 30 соединены со входами элемента ИЛИ 31. Пр мой выход триггера 25 через элемент И 32 соединен со входом элемента ИЛИ 33. Выходы элементов ИЛИ 31 и 33 подключены ко входам кодопреобразовател  34, синхронизирующий вход которого подключен к выходам регистра 23, Вторые входы элементов 29,30, 32 и 33 и третий вход элемента 31 подключены к выходам блока 7 управлени . Блок управлени  (фиг.4) содержит последовательно соединенные счетчик 35 и дешифратор 36,первый выход ко- торого подключен ко входам первой группы элементов И 37, второй вы- . ход - к 5-входу SR-триггера 38, третий выход - к R -входу триггера 38 и к входам элементов И 39 второй группы . Выход триггера 38 подключен ко . входам третьего блока элементов И 40 третьей группы. Счетный вход счетчика через элемент И 41 подключен к первой тактовой шине 21 и управл ющему входу преобразовател , R-вход счетчика выполнен инверсным и подключен к управл ющему входу преобразовател . Вторые входы блоков 37, 40 и 39 подключены к шинам задани  . режимов работы. Вход регистра 42 соединен с шиной тактовых сигналов тГ4(т-Т)+1} , а два его выхода  вл ютс  первой и второй шинами тактовых счетчиков Т, Тк,. Элемент И-ИЛИ 15 содержит элементы И 43-46 и элемент ИЛИ 47. Элемент И-ИЛИ 11 содержит элементы И 48-52 и элемент ИЛИ 53 (фиг.3). Работа преобразовател  осуществл етс  по циклам. Кёйсдый цикл вы полн ете  за п «актов. Длительность такта Tj равна периоду следовани  импульсов фазового Питани  динамических регистров. Врем  действи  такта Т соответствует временному

(интервалу 1-го разр да числа при последовательном представлении информации . Так, во врем  действи  такта Т на выходе первого (или на входе п-то) разр да сдвигового регистра , работагщего в режиме хранени , будет первый разр д числа, во врем  действи  такта Т - i-й разр д; Циркул ци  и запись информации в сдвиговых регистрах осуществл етс  младшшли разр дами вперед.

Преобразователь может работать в режимах Р1, Р2, РЗиР4. В режиме Р 1 обеспечиваетс  преобразование дробного, а в режиме Р 2 целого числа из двоичной в двоичнодес тичную систему счислени . В режиме Р 3 преобразуютс  дробные, а в режиме Р 4 - целые числа из двоичнодес тичной в двоичную систему счислени .

Работа преобразовател  заключаетс  в выполнении следующих операций прием кода, его преобразование и выдача преобразованного кода.

По сигналу ПК осуществл етс  прием кода, по сигналу ПР - его преобразование и по сигналу ВД - выдача преобразованного кода, В зависимости от режима работы преобразовател  блок 1 управлени  вырабатывает сигналы с соответствующим индексом, которые  вл ютс  модификацией базовых сигналов. Так, например, базовому сигналу ПК в режиме Р 1 соответствует сигнал ПК 1, сигналам ПР и ВД - . соответственно сигналы ПР 1, ВД 1 и т.д. Преобразование осуществл етс  путем соответствующей коммутации цепей циркул ции информации в рёгистрах 1 и 2 с одновременной ее коррекцией . Конфигураци  цепей циркул ции и режим коррекции определ ютс  блоком 7.управлени  в зависимости от режима работы преобразовател .

В режиме Р 1 по сигналу ПК 1 из блока 7 управлени  двоичное дробное число последовательно с младших разр дов с информационного входа 14 через элемент И-ИЛИ 15 (элементы И 43 и ИЛИ 47 на фиг.З) записываетс  в регистр 2. Преобразование осуществл етс  по сигналу ПР 1 из блока 7 . управлени  за п циклов.

В первом такте (по сигналу Т 1, шина 21) кащизго цикла преобразовани  в -триггер 5 записываетс  содери имое первого разр да сдвигового регистра 2, з О-триггер б - содержимое первого разр да .сдвигового регистра 1. На врем  преобразовани  цепь циркул ции информации регистра 1 замыкаетс  со второго разр да и имеет виц: выход второго разр да цепь 10 - элемент И-ИЛИ 11 (элементы И 49, ИЛИ 53 на фиг. 3) - сумматор 4 - вход л-го разр да регистра1 Цепь циркул ции в регистре 2 также замыкаетс  через второй разр д и

имеет вид: выход второго разр да (цепь 16 - элемент И-ИЛИ 15 (элементы ,И 44, ИЛИ 47)- - вход п-го разр да регистра 2. При этом в каждом п-м такте каждого цикла преобразовани  указанные цепи циркул ции- разрываютс , и в п-е разр ды регистров

1и 2 переписываетс  содержимое триггеров 5 и 6 соответственно. Така  коммутаци  цепей циркул ции

Q обеспечивает в каждом цикле преобразовани  сдвиг в сторону младших разр дов, записанных в регистрах 1 и

2чисел, а также перепись содержимого первых разр дов регистров 1 и 2 в п-е разр ды регистров 2 и 1 соответственнр . Одновременно со сдвигом информации в регистре 1 осуществл етс  ее коррекци .

Код коррекции вырабатываетс  блоком 3 коррекции в зависимости от содержимого п того разр да регистра 1 в каждом (4К+1)-м такте (, т-2) . В Г4(т-1)+1|-м такте код коррекции определ етс .содержимым триггера 5. При нулевом значении п того разр да

5 или риггера 5 код коррекции равен числу 0000, при единичном - 1101. На вход сумматора 4 код коррекции-поступает последовательно с младших разр дов в (4j+l)-M, (4j+2)-M,

0 (4j+3)-M и (4j+4)-M тактах (, m-1). При этом выработка сигнала переноса в каждом (4j+4)-M такте блокируетс . Двоично-дес тичный код формируетс  на регистре 1 и по сигC налу ВД 1 блока 7 управлени  снимаетс  с выхода первого разр да через элемент И-ИЛИ 11 (элементы И 52, ИЛИ 53), сумматор 4 и элемент И-ИЛИ 17. На второй вход сумматора 4 при этом подаетс  нулевой код.

0 в режиме Р 2 прием целого двоичного числа на динамический регистр 2 осуществл .етс  по сигналу ПК 2 также, как и в режиме Р 1. Преобразование кода осуществл етс  за п

5 циклов по сигналу ПР 2. в режиме Р 2 . цепи циркул ции информации в регистрах 1 и 2 замыкаютс  через одноразр дные сдвиговые регистры 13 и 20, соответственно. Цепь циркул ции регистра 1 имеет вид: выход первого разр да - элемент И-ИЛИ 12 - триг .гер 13 - элемент И-ИЛИ 11 (элемент И 51, элемент ИЛИ 53) - сумматор 4 - вход п-го.разр да-регистра 1.

е Цепь циркул ции регистра 2 коммутируетс  следующим образом: выход первого разр да регистра 2 - элемент И-ИЛИ 1-9 - регистр 20 - элемент 15 (элемент И 4б, элемент ИЛИ 47) вход п-го разр да регистра 2. В

Claims (3)

1. 0 такте инверсным сигналом (шина 22) каждого цикла преобразовани  описанные цепи циркул ции разрываютс . При в каждом цикле (в том числе и в предшествующем началу преобразовани , т.е. в цикле ПК 2 по сигналу Т ( шина 22) n-ый разр д регистра 1 с вьохода сумматора 4 через элемент 19 записываетс  в регистр 20, а п-ый разр д регистра 2 с выхода элемента 15 через элемент 12 - в регистр 13. Така  коммутаци  цепей циркул ции обеспечивает сдвиг в сторону старши разр дов записанных в регистрах 1 и 2 чисел, а также перепись содержимого п-ых разр дов регистров 1 и в первые разр ды регистров 2 и 1 соответственно. Коррекци  в регистре 1 осуществл етс  следующим образом. Код коррекции определ етс  содер жимым четвертого разр да регистра 1 в каждом (4i+l)-M такте и формирует с  на выходе блока 3 коррекции. При единичном, значении четвертого разр да код коррекции равен числу 1101, при нулевом - ООН. Поступлен кода коррекции на вход сумматора 4 аналогично режиму Р 1. После преобразовани  двоично-дес тичного числа в коде с избытком 3 формируетс  на регистре 1. Выдача преобразованной информации осуществл етс  с выхода .первого разр да регистра 1 через элемент 11 (элементы И 52, ИЛИ 53), сумматор 4 и элемент 17. Переход от кода с избытком 3 к обычному осуществл етс  при выдаче подачей на второй вход сумматора 4 в (4j+l)-M (4j+4)-M тактах кода 1101. При преобразовании и выдаче выработка сигнала переносаВ каждом ()-M так те блокируетс . В режиме Р 3 двоично-дес тичный код дробного числа перед преобразованием в двоичный код предварительно преобразуетс  в двоично-дес тичн код с избытком 3. Это преобразовани осуществл етс  одновременно с приемом на сдвиговый регистр 1 следующи образом. По сигналу ПК 3 информаци  через элемент И-ИЛИ 11 (элементы.И 48, ИЛИ 53. на фиг.З) поступает на вход сумматора 4. На второй вход сумматора поступает п-разр дный код 00110011... ООН, который формируетс блоком 3 коррекции по сигналу ПК 3. Сформированный на выходе сумматора код с избытком 3 поступает на вход регистра 1. Врегистр 2 заноситс  нулевой код. Преобразование осущ,ествл етс  за. п циклов таким же образом , как и в режиме Р 2. Результат получаетс  в регистре 2 и снимаетс  с выхода первого разр да этого регистра через элемент 17 последовательным кодом по -сигналу БД 3. В режиме Р 4 прием целевого дес тичного числа осуществл етс  по сигналу ПК 4 и через элемент И-ИЛИ 11 (элементы И 48, ИЛИ 53 на фиг.З) на регистр 1. На регистр 2 заноситс  нулевой код. Преобразование осуществл етс  за п циклов таким же образом как и в режиме Р 1. Выдача результата с регистра 2 производитс  так .же, как и в режиме Р 3. Блок 3 коррекции работает следующим образом. На D-триггере 24 (фиг.2) в каждом l(4j+l)-M такте по сигналам Т (4j+l) через элемент И-ИЛИ 26 запоминаетс  содержимое п того разр да регистра 1 или триггера 5. На D-триггере 25 запоминаетс  содержимое четвертого разр да регистра 1. Тактирующие сигналы Т (4J+1:), подаваемые на С-входы триггеров 24 и 25, вырабатываютс  на выходе элемента ИЛИ 27 четырехразр дным сдвиговЕлм регистром 23. По сигналу Т .1 через элемент ИЛИ 27 в регистр 23 записываетс  единица, котора  циркулирует в нем на прот жении всей работы преобразовател . На выходе четвертого разр да регистра 23образуютс  тактирующие сигналы Т (41+2), на выходе третьего разр да Т (41+3), на выходе второго разр да - 4 (41+4) и на выходе первого разр да - 4 (4i+l). Таким образом, в разных режимах работы преобразовател  логические формулы X условий выработки блоком 3 формировани  коррекции соответствующих кодов имеют вид .Vni43NJ(nP2Vnp3)C4 , ,CDav(:npavnP3)C4V(npivnp4)c5 , где С4. и Cj - состо ни  триггеров 24и 25. Условие Хоо1-1 вырабатываетс  на выходе элемента ИЛИ 33, условие X.,Q - на выходе элемента ИЛИ 31. Блок 34 преобразовывает унитарный код условий X 00 -t-ioi в соответствующий последовательный код ООН, 1101. Тактовые сигналы Т (4J+1), Т (4J+2), Т (4J+3), и Т (4J+4) вырабатываютс  на соответствующих выходах регистра 23 и поступают дл  синхронизации кода коррекции . Блок 7 управлени  может быть построен как автомат с жесткой логикой на основе счетчика и дешифратора (фиг.4). Его входными сигналами  вл ютс  сигналы Т 1, сигналы Р 1 задани  режима, Р 2, Р 3 и Р 4, а также сигнал Работа, (; пре еп ю щий начало и конец преобразовани . , . В исходном состо нии счетчик находитс  в нулевом состо нии. По сигналу Работа на счетный счетчика 35 через -элемент И 41 поступают тактовые сигналы Т 1, определ ющие начало каждого цикла. С первого выхода (1) дешифратора 36 снимаетс  базовый сигнал ПК. После второго сигнсша т 1 триггер 38 устанавливаетс  в 1-е состо ние.. Сброс триггера 38 осуществл етс  через п циклов сигналов С (п+2)-го выхода дешифратора (п+2). Таким образом,.на выходе триггера 38 формируетс  базовый сигнал ПР длительностью п циклов. На (п+2)-м выходе дешифратора 36 формируетс  базовый сигнал ВД длительностью 1 цикл. Посла окончани  сигнала ВД снимаетс  сигнал - Работа, и счетчик 36 устанавливаетс  в исходное состо ние {состо ние готовности преобразовател ) .. Управл ющие сигналы ПК, tlP и ВД (,4) вырабатываютс  на основе базовых ПК, ПР и ВД в зависимости от заданного режима Р 1, Р 2, Р 3- или Р 4 на выходах блоков элементов И 37, 40 и 39. Таким.образом, предлагаемый преобразователь  вл етс  устройством после довательного действи , и применение в не.м Динамических регистров позвол ет значительно снизить его стоимость уменьшить габариты и повысить надеж-, ность, а также упростить блок коррекции и логические блоки преобразовател . Формула изобретени  1: Преобразователь-двоичного кода в двоично-дес тичный и двоично-дес тичного в двоичный, содержащий первы и второй сдвиговые р.егистры, первый, второй, третий и четвертый элементы И-ИЛИ, первый и второй О-триггеры, D-входы которых соединены соответ .ст.венно с выходами первых разр дов первого и второго сдвиговых регистро а синхровходы D-триггеров соединены с первым входом тактовых сигналов преобразовател ,- блок коррекции, инфЬрмацйонные входы которого соединены с выходами четвертого и п того разр  дов первого сдвигового регистра, сум матор, первый и второй входы которог соединены соответственно с выходами блока коррекции и первого элемента И-ИЛИ, выход второго разр да второго сдвиговогорегистра соединен с первы входом второго элемента И-ИЛИ, первы и второй одноразр дные сдвиговые рег стры, входы которых соединены с выхо дами третьего и четвертого элементов ИтИЛИ соответственно, а выходы соеди нены со вторыми входами первого и вт рого элементов И-ИЛИ соответственно, блок управлени , выход разрешени  приёма которого соединен с .третьим входом второго элемента И-ИЛИ, выход разрешени  циркул ции соединен с третьим ВХОДОМпервого элемента И-ИЛ выход разрешени  коррекции блока управлени  соединен с первым управл ющим входом блока коррекции, информационный вход преобразбвател  соединен с четвертыми входами первого и второго элементов И-ИЛИ, выходы первых разр дов первого и второго сдвиговых регистров соединены со в,торыми входами третьего и четвертого элементов И-ИЛИ, вторые входы которых соединены со вторым входом тактовых сигналов преобразовател , выход первого D-триггера соединен с п тым входом второго элемента И-ИЛИ выход которого соединен со входом второго сдвигового регистра и третьим входом третьего элемента И-ИЛИ, о т л и- . чающийс  тем, что, с целью упрощени , он содержит п тый элемент И-ИЛИ, выход которого  вл етс  выходом преобразовател , первый и второй входы соединены с выходом : разрешени  вьщачи блока управлени , а третий вход п того элемента И-ИЛИ .соединен с выходом первого разр да второго сдвигового регистра, выход сумматора соединен с четвертым входом п того элемента, и-или, третьим входом четвертого элемента И-ИЛИ и входом первого сдвигового регистра , выход второго разр да которого соединен с п тым входом первого элемента И-ИЛИ,.четвертые входы третье-, го и четвертого элементов И-ИЛИ соедине .ны со вторым входом тактовых сигналов преобразовател , выхо( второгоО-триггера соединен с управл ющим входом блока коррекции и шестым входом первого элемента И-ИЛИ. 2. Преобразователь по п.1, отличающийс  тем, что блок коррекции содержит блок преобразовани  унитарного кода в последовательный код, первый и второй D-триггеры, элемент И-ИЛИ, три элемента И, три элемента ИЛИ .и четырехразр дный сдвиговый регистр, выход первого разр да которого соединен с первым входом элемента ИЛИ, выход которого соединен с синхровходами первого и второго D-триггеров, первым входом элемента И-ИЛИ, входом четырехразр дного сдвигового регистра и первым входом блока преобразовани  унитарного кода в последовательный код,, выход которого  вл етс  выходом блока коррекции, а второй и третий входы блока преобразовани  унитарного кода в последовательный код соединены соответственно с выходс1ми второго и третьего элементов ИЛИ, первый и второй входы второго элемента ИЛИ соединены с выходами первого и второго элементов И соответственно, первые входы которых соединены соответственно-с пр мым выходом первого и инверсным выходом второго От-триггеров , пр мой выход второго О-триггера соединен с первым входом третьего элемента И, выход которого подключен к.о входу третьего элемента .ИЛИ, вторые входы первого, второго и третьего элементов И и вторые входы второго и третьего элементов ИЛИ  вл ютс  первым управл ющим входом блока коррекции, 0-вход первого Dтриггера соединен с выходом элемента И-ИЛИ, второй вход которого  вл етс 
2. вторым управл ющим входом блока коррекции , D-вход второго D-триггера и третий вход элемента И-ИЛИ  вл ютс  информационными входами блока коррекции.
3. 3. Преобразователь по пп. 1 и 2, отличающийс  тем, что в нем блок управлени  содержит последовательно соединенные счетчик. Дешифратор, элемент И, RS-триггер, три группы элементов И, первые входы элементов И первой группы соединены с первым выходом дешифратора, второй выход которого-соединен с R входом RS-триггера, выход которого соединен с первыми входами элементов И (второй группы, а третий выход дешифратора соединен с R-входом RS-триггера и первыми входами элементов И

   третьей группы, вторые входы элемеитов И трех групп соединены с входами задани  режимов работы, счетный вход счетчика через элемент И соединен со вторым входом тактовых сигналов преобразовател , выходы элементов И первой, второй и третьей групп  вл ютс  соответственно выходами разрешени  коррекции блока управлени , выходами разрешени  приема блока управлени  и выходами разрешени  выдачи

   0 блока управлени .

   Источники информации, прин тые во внимание при экспертизе

   1.Авторское свидетельство СССР № 201774, кл. G Об F 5/02, 1968.

   5

   2.Авторское свидетельство СССР по за вке 2716075, кл. G Об F 5/02, 1979 (прототип).

   Р/

   J7

   lnuHfl

   ПК

   ПР

   Выдача результатов

   п. циклов

   114ИКЛ I

   fpuz.S