Изобретение относитс к вычислительной технике и может быть использовано в устройствах вывода цифровых вычислительных машин, систем телекодовой св зи, в цифровых измеритель ных устройствах, работающих в двоичной системе счислени . Известен преобразователь двоичного кода в двоично-дес тичный рЗ содержащий регистр двоичного числа, распределитель импульсов, шифратор, группы элементов И. Недостаток известного преобразова тел состоит в низком быстродействии св занном с невозможностью учета реального двоичного кода. Наиболее близким решением по технической сущности и достигаемому результату к изобретению вл етс прео разователь двоичного кода в двоичнодес тичный , содержащий управл емый распределитель импульсов, шифратор , двоично-дес тичный сумматор и регистр двоичного числа. Недостаток данного преобразовател состоит в относительно низком быстродействии , св занном с трудностью объединени пар разр дом двоичного кода, эквиваленты которых не имеют единиц в одних и тех же разр дах. Недостаток преобразовател состоит еще и в сложности перестройки преобразовател при изменении его разр дности. Целью изобретени вл етс повышение быстродействи . Поставленна цель достигаетс тем, что в преобразователь двоичного кода в двоично-дес тичный, содержащий управл емый распределитель импульсов , шифратор, двоично-дес тичный сумматор, входы которого соединены с выходами шифратора, а выходы вл ютс выходами преобразовател , регистр двоичного числа, входы которого вл ютс входами преобразовател , введен анализатор преобразуемого числа, группы пр мых и инверсных входов которого соединены соответственно с пр мыми и инверсными выходами регистра двоичного числа, а выходы анализатора преобразуемого числа соединены с управл ющими входами управл емого рас пределител импульсов, информационные выходы управл емого распределител им пульсов соединены с входами шифратора , тактовые входы анализатора преобразуемого числа соединены с тактовыми выходами управл емого распределител импульсов. Анализатор преобразуемого числа содержит группу элементов И, двухвходовые дешифраторы и элемент И, входы которого соединены соответствен но с входами группы инверсных входов анализатора преобразуемого числа первые входы элементов И группы соединены соответственно с входами групп пр мых входов анализатора преобразуе мого , а вторые входы элементов И группы соединены с первым тактовым входом анализатора преобразуемого числа, пр мые и инверсные входы i-ro двухвходового дешифратора i (1), где п - число разр дов входного числа, соединены соответств но с входами (21+3)-го и ()-го разр дов групп пр мых и инверсных входов анализатора преобразуемого чи ла, тактовый вход i-ro двухвходового дешифратора соединен с (1+1)-ым так товым входом анализатора преобразуем го числа, выходы элементов И группы, элемента И и двухвходовых дешифраторов вл ютс выходами анализатора пр образуемого числа. На фиг.1 приведена блок-схема предлагаемого преобразовател ; на фиг. 2 - блок-схема анализатора прео разуемого числа; на фиг. 3 - блок-сх ма одного из вариантов построени распределител импульсов. Преобразователь двоичного кода в двоично-дес тичный содержит (см. фиг. 1) регистр 1 двоичного числа, анализатор 2 преобразуемого числа, управл емый распределитель 3 импуль сов, двоично-дес тичный сумматор k, шифратор SАнализатор 2 преобразуемого числа содержит (см. фиг. 2) элементы И 6тактовые входы 16, группу пр мых вх дов 17i выходы 18 анализатора преоб-55 разуемого числа, элементы И 19-21, группу инверсных входов 22, выходы 23 нестробируемых элементов И. 4 Элементы И 10-12 совместно с элеентом И 20 образуют двухвходовый деифратор . Управл емый распределитель 3 имульсов содержит (см. фиг. 3) управ ющие входы 25, генератор 2б серий мпульсов, элемент 27 задержки, элеент ИЛИ 28, триггеры 29-30 разр дов воичного счетчика, элементы НЕ 31 3 лементы И , выходы kj и вход уска 8. f.. . Двоичный регистр 1 представл ет собой регистр параллельного действи . Он имеет входы дл занесени О или 1 в триггеры соответствующих разр дов. Выходами регистра 1 вл ютс нулевые и единичные выходы триггеров соответствующих разр дов (всего два выхода ). Анализатор 2 преобразуемого числа представл ет собой набор элементов И, подключенных входами к единичным и нулевым выходам регистра 1 (см. фиг. 2). При этом первые входы элементов И 6-9 соединены соответственно с единичными выходами триггеров первых четырех разр дов регистра 1, Вторые входы указанных элементов И соединены с первым выходом управл емого распределител импульсов. Все последующие элементы И (10-15) объединены в группы по три элемента кажда . Каждый из элементов И каждой группы подключен к единичным и нулевым выходам соседней пары триггеров регистра 1. При этом первые входы первых двух элементов И каждой группы соединены соответственно с единичными выходами пары соседних разр дов (TJ и 1j ), а вторые входы соединены с нулевыми выходами указанных триггеров, но в обратной последовательности ( Т). Третий элемент И каждой группы своими первыми двум входами подключены к единичному выходу триггеров соседней пары разр дов регистра 1 {Jf и Т,. Третьи входы элементов И каждой группы вл ютс стробирующими и соединены с соответствующим номеру группы выходом распределител импульсов. Выходы всех стробируемых элементов И подключены к входам шифратора 5- Кроме того, в анализаторе 2 имеютс нестробируемые элементы И , входы 22 которых соединены с нулевыми выходами триггеров регистра 1. При этом входы первого из упом нутых элементов И 19 соединены с нулевыми выходами первых четырех триггеров регист5 pa 1, a входы всех последующих указ ных элементов И подключены соответст венно к нулевым выходам триггеров каж дой из последующих пар разр дов реги стра 1, Выходы 23 нестробируемых элементов И подключены к управл ющим входам распределител импульсов. Шифратор 5 обеспечивает формирование выходных сигналов двоичных эквиваленто Выходы шифратора 5 подключены к входам разр дов двоично-дес тичного сумматора . Преобразователь работает следующим образом. После нанесени исходного числа в а регистр 1 запускаетс распределител импульсов, которйй обеспечивает формирование последовательности тактовых импульсов. Если преобразуемое чис ло в регистр t имеет единицы в каждом разр де, то распределитель импульсов сформирует полную последовательность импульсов. В этом случае в первом такте сформируютс единичные сигналы на выходах стробируемых элементов И 6-9 (фиг. 2), которые обеспечивают подачу на входы четырех младших разр дов двоично-дес тичного сумматора единичных сигналов. За врем первого такта двоично-дес тичный сумматор суммирует число 2+2 +2 +2 и формирует промежуточный результат 10101000 Вмомент поступлени второго импульса формируетс единичный сигнал на выходе элемента И 12, а на выходе элемента И 10 и формируетс нулевой сигнал. В результате на вход двоично-дес тичного сумматора с шифратора поступает код 01101001(96), который за врем второго такта суммируетс с содержимым двоично-дес тичного сумматора и формируетс второй промежуточный результат 1000 1000 1000 () В дальнейшем работа в каждом такте преобразовател происходит аналогично . Последний такт обеспечивает, кро ме упом нутых операций, установку рас пределител в исходное состо ние и прекрацает работу генератора 26. Пусть необходимо преобразовать в дво ично-дес тичный код число 0011011011. В данном случае анализатор 2 после занесени преобразуемого числа в двоичный регистр 1 подготавливает единич ные сигналы на выходах стробируемых элементов Иб, 7, 9. 11. 15 (фиг. 2) на выходах нестробиоуемых элементов. 02 ( формируютс нулевые сигналы, так как ни в одной из групп не присутствует два (четыре) нул . Дл преоЬразовани числа необходимо на вход 48 (фиг. 3) подать запускающий импульс. По этому сигналу в первый.и второй триггеры 29 и 30. счетчика, занос тс две единицы, генератор 26 формирует равномерную последовательность импульсов, период которых определ етс временем задержки в логических элементах устройства и временем выполнени сложени в сумматоре k (фиг. 1). Первый импульс из серии поступает через элемент ИЛИ 28 (фиг. 3) на счетный вход первого триггера и устанавливает его в нулевое состо ние. При этом с единичного выхоД первого триггера 29 по счетному ВХОДУ устанавливаетс а нуль триггер 30. Через врем задержки элементов (13, 27) на выходе элемента И фор-, мируетс единичный сигнал, который поступает на вход элементов И 35 и 38. как в первой группе (2, 2, 2 не все нули, то на вход, соединенс элементом И 39, подаетс нулеВОЙ уровень, и элемент заперт. Этот же управл ющий сигнал через элемент НЕ 31 открывает элемент И 35, и на первом выходе распределител импульсов по вл етс единичный сигнал. Этот сигнал стробирует шифратор, и на входах разр дов 1, 2, 4 двоично-дес тичного сумматора по вл ютс единичные сигналы. В двоично-дес тичном сумматоре будет записано число 0001.0001. В момент прихода второго импульса от генератора 26 в триггер 29 запишетс 1. Элемент И 44 будет подготовлен высокими (единичными) уровн ми триггеров счетчика. Через врем задержки элемента 27 с выхода элемента И 44 через элемент И 36 на вход дешифратора поступит импульс второго такта. Шифратор по второму такту обеспечит добавление в двоичный сумматор единиц в разр ды 5 3 и 2. В результате суммировани в двоично-дес тичном сумматоре образуетс число 0010.0111. Аналогично сформируетс импульс третьего такта. Однако, в виде того, что в третьей группе присутствуют две единицы то шифратор обеспечит добавление единиц в разр ды двоичнодес тичного сумматора 3, 4, 8 и 9. В результате образуетс двоично-дес тичный эквивалент преобразуемого чис/га: 0010 001 1001. При поступлении четвертого импульса от генератора 26 с выхода соответствующего нестробируемого элемента И () сформируетс единичный сигнал, который через элемент И 2 обеспечит дополнительное добавление 1 в счетчик тактов и запретит через элемент НЕ З и элемент И 38 формирование импульса четвертого такта и обеспечит прекращение работы генератора 26 по вхо ду Стоп. Формула изобретени 1. Преобразователь двоичного кода в двоично-дес тичный, содержащий управл емый распределитель импульсов, шифратор, двоично-дес тичный сумматор , входы которого соединены с выходами шифратора, а выходы вл ютс выходами преобразовател , регистр двоичного числа, входы которого вл ютс входами преобразовател , отличающийс тем, что, с целью повышени быстродействи , в него введен анализатор преобразуемого чис ла группы пр мых и инверсных входов которого соединены соответственно с пр мыми и инверсными выходами регист ра двоичного числа, а выходы анализатора преобразуемого числа соединены с управл ющими входами управл е мого распределител импульсов, инфор мационные выходы управл емого распре делител импульсов соединены с входа ми шифратора, тактовые входы анализатора преобразуемого числа соединен с тактовыми выходами управл емого распределител импульсов. 2. Преобразователь по п. 1, отличающийс тем, что анализатор преобразуемого числа содержит группу элементов И, двухвходовые дешифраторы и элемент И, входы которого соединены соответственно с входами группы инверсных входов анализатора преобразуемого числа, первые входы элементов И группы соединены соответственно с входами группы пр мых входов анализатора преобразуемого числа , а вторые входы элементов И группы соединены с первым тактовым входом анализатора преобразуемого числа, пр мые и инверсные входы i-ro двухи-4 входового дешифратора i (1 т - ) где п - число разр дов входного числа соединены, соответственно с входами ()-го и ()-го разр дов групп пр мых и инверсных входов анализатора преобразуемого числа, тактовый вход i-ro двухвходового дешифратора соединен с (1+1)-ым тактовым входом анализатора преобразуемого числа, выходы элементов И группы, элемента И и двухвходовых дешифраторов вл ютс выходами анализатора преобразуемого числа. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 637308, кл. G Об F 5/02, 197.