SU1753598A1 - Формирователь кодов дл рельсовой цепи - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах железнодорожных систем управлени  движением поездов . Цель изобретени  - упрощение устройства и повышение точности формировани  кодов. Устройство содержит генератор тактовых импульсов, счетчик команд, счетчик кодировани  адреса, счетчик битов, два дешифратора, два блока коммутации, блок пам ти, два сдвиговых регистра, три D-триггера, сумматор по модулю два, два входа, два информационных выхода, тактовый и контрольный выходы устройства. 5 з.п.ф-лы, 6 ил.

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах железнодорожных систем управлени  движением поездов.

Цель изобретени  - упрощение устройства и повышение точности формировани  кодов.

На фиг, 1 представлена функциональна  схема формировател  кодов дл  рельсовой цепи; на фиг. 2 и 3 - соответственно принципиальные схемы двух вариантов выполнени  блока коммутации формировате- л  кодов дл  рельсовой цепи; на фиг, 4-6 - соответственно принципиальные схемы выполнени  первого дешифратора, второго дешифратора и блока пам ти

Формирователь содержит генератор 1 тактовых импульсов, счетчик 2 команд, счетчик 3 кодировани  адреса счетчик 4 битов, первый 5 и второй 6 дешифраторы, первый 7.1 и второй 7.2 блоки коммутации, блок 8 пам ти, первый 9.1 и второй 9 2 сдвиговые регистры, первый 10.1. второй 10 2 и третий 1 1 0-триггеры, сумматор 12 по модулю два,

первые и вторые входы 13 и 14. первый и второй информационные выходы 15 и 16, тактовый 17 и контрольный 18 выходы устройства .

Блок 7.1 (7.2) коммутации может выполнен на одном шестнадцатиразр дном мультиплексоре 19 и трехвходовом элементе И-НЕ 20 (фиг. 2) или же на двух восьмиразр дных мультиплексорах 21 и 22, инверторе 23 и элементе 4И-НЕ 24 (фиг. 3).

Дешифратор 5 содержит первый инвертор 25, элемент ЗИ-НЕ 26 и второй инвертор

27(фиг. 4), а дешифратор 6 - элемент 4И-НЕ

28и инвертор 29. 30 (фиг. 5).

Блок 8 пам ти формирует контрольные разр ды кодовых комбинаций и может быть выполнен в виде программируемого запоминающего устройства (ПЗУ). Возможно его выполнение также в виде комбинационного устройства. Например, при формировании кода Бауэра блок 8 пам ти содержит восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 31-38 и инвертор 39 (фиг. 6), которые соединены в соответствии со следующими правилами

сл С

vi

СП СО СЛ

ю

00

формировани  контрольных разр дов кода Бауэра:

10 А1 + А2 + A3,

11-АО + А2 4 A3,

12-АО + А1+АЗ.5

13 АО +А1 + А2,

где АО, А1, А2, A3 -информационные разр ды кода Бауэра, представл ющие собой код на все сочетани .

Формирователь работает следующим образом.

На входы выбора кодовой комбинации первого 7.1 и второго 7.2 блоков коммута- циидолжны быть поданы уровни логической единицы, кроме соответствующего одного входа каждого из блоков коммутации, например на четвертый (14) должен быть подан уровень логического нул . Тогда на выходе триггеров 10.1 и 10,2 в последова- тельном коде должны по вл тьс  четвертые кодовые комбинации кода Бауэра 01001010 (число кодовых комбинаций кода Бауэра шестнадцать , однако их нумераци  начинаетс  с нулевой 00000001 и заканчиваетс  п тнад- цатой 11111110). Это происходит за счет того, что генератор 1 тактовых импульсов вырабатывает сигнал частотой в тридцать два раза выше несущей частоты (32 fH), который поступает на вход счетчика 2 команд, представл ющий собой трехразр дный суммирующий счетчик, Последний разр д счетчика 2, на котором сформирован сигнал частотой в четыре раза выше несущей частоты (4fn), поступает на вход счетчика 3 ко- дировани  адреса, представл ющий собой четырехразр дный суммирующий счетчик. На выходе второго разр да счетчика 3 сформирован сигнал несущей частоты (fH}, а все четыре выхода счетчика 3 последовательно во времени формируют информационные разр ды кода Бауэра от значени  0000 до значени  1111 в двоичном коде на все сочетани . Этот двоичный код с выходов блока 3 поступает на адресные входы блока 8 пам - ти, в котором в соответствующих  чейках хран тс  соответствующие контрольные разр ды кода Бауэра (возможно использование данного устройства и дл  формировани  других кодов, например модифицированного кода Хэмминга) или формируютс  с помощью схемы, представленной на фиг. 6.

В результате при каждом переключении счетчика 3 кодировани  адреса на входах параллельной записи регистров 9.1 и 9.2 на врем , равное половине периода частоты 2fH, по вл етс  одна из шестнадцати восьмиразр дных кодовых комбинаций кода Бауэра . Однако информаци  в сдвиговые

регистры 9.1 и 9.2 может быть загружена только при сигнале логического нул  на входе параллельной загрузки РЕ. Этот сигнал формируетс  с помощью блоков 7.1 и 7.2 коммутации, дешифратора 5 и дешифратора б, Частота тактового сигнала на выходе второго разр да счетчика 4 битов в шестнадцать раз ниже частоты несущей. Период этого сигнала определ ет длительность элементарного бита кодовой комбинации, поскольку он поступает на тактовый вход С сдвиговых регистров 9.1 и 9.2, которые срабатывают по переднему фронту. Сдвиг информации осуществл етс  сигнале логической единицы на входе РИГ разрешени  параллельной загрузки в сдвиговый регистр .

Дешифратор 6 (фиг. 5) формирует сигнал логической единицы на своем выходе, когда счетчик 4 битов находитс  в состо нии 1110. Длительность этого сигнала равна половине длительности элементарного бита информации.

Дешифратор 5 (фиг. 4) формирует сигнал логической единицы на своем выходе, когда счетчик 2 команд находитс  в состо нии 101. С учетом того, что частота сигналов на выходах счетчика 2 выше частоты сигналов на выходах счетчика 4, за врем  сигнала логической единицы на выходе дешифратора 6 на выходе дешифратора 5 по вл етс  тридцать два единичных импульса. До тех пор, пока блоки коммутации 7.1 и 7.2 с помощью адресных входов опрашивают свои информационные входы, на которых имеет место уровень логической единицы, сигнал на выходах блоков 7.1 и 7.2 коммутации равен единице. Единичный сигнал на выходах блоков 7.1 и 7,2 коммутации присутствует также тогда, когда на выходах дешифратора 5 или дешифратора 6 равны уровню логического нул . Это вытекает из правил работы шестнадцатиразр дного мультиплексора 13 и элемента ЗЙ-НЕ (фиг. 2).

Нулевой сигнал на выходах блоков 7,1 и 7.2 коммутации по вл етс  в том случае, когда опрашиваетс  информационный вход (в нашем случае 14), подключенный к шине с уровнем логического нул , а на выходах дешифратора 5 и дешифратора 6 имеет место уровень логической единицы, В конкретном рассматриваемом примере на выходах блоков 7.1 и 7.2 коммутации по вл етс  сигнал логического нул  в моменты времени, когда счетчик 4 битов находитс  в состо нии 1110, счетчик 3 кодировани  адреса - в состо нии 0100 и счетчик 2 команд - 101, что соответствует двум отрицательным импульсам разрешени  параллельной загрузки на входах РЕ за врем  нахождени  счетчика 4

битов в состо нии 1110. Таким образом за это врем  дважды (дл  надежности) в регистр записываетс  четверта  кодова  комбинаци . После того, как счетчик 4 битов в состо нии 1111 (имеютс  в виду четыре старших разр да п тиразр дного счетчика 4), регистры 9.1 и 9.2 уже наход тс  в режиме сдвига и на их выходах Q7 имеет место младший разр д байта, соответствующий контрольному разр ду 13 четвертой кодовой комбинации. Через врем , равное одному периоду частоты на выходе младшего разр да счетчика 2 команд, формируетс  с помощью D-триггера 11 сигнал синхронизации сдвиговых регистров 9.1 и 9.2, при этом к этому моменту по переднему фронту сигнала на выходе второго разр да счетчика 4 в D-триггеры 10.1 и 10.2 записан младший разр д байта. Передний фронт сигнала с выхода D-триггера 11 сдвигает содержимое регистров 9.1 и 9.2 и на их выходах Q7 по вл ютс  вторые биты четвертой кодовой ком- бинации, следующий фронт сигнала сдвигает содержимое регистров еще на один разр д, поэтому на выходах Q7 по вл ютс  третьи биты и т.д.

С приходом восьмого фронта сигнала с выхода D-триггера 11 в разр ды Q7 записываетс  уровень логического нул  с входа последовательной записи SI регистров 9.1 и 9.2. Перед этим в D-триггеры 10.1 и 10,2 восьмым импульсом с выхода счетчика 4 битов был записан восьмой разр д четвертой кодовой комбинации. После этого счетчик 4 битов оп ть досчитывает до состо ни  11110 и на выходе блоков коммутации 7.1 и 7.2 по вл ютс  два импульса разрешени  параллельной загрузки в регистры. Если на информационных входах 10, 11 115 информаци  не измен лась, то в регистры 9.1 и 9.2 вновь будут загружены четвертые кодовые комбинации. За счет того, что в устройство введены D-триггеры 10.1, 10.2 и 11, исключен недостаток известного устройства , в котором первый бит кодовой комбинации имеет меньшую длительность, чем все остальные биты.

В качестве сумматора 12 по модулю два может быть использована схема контрол  четности (нечетности), например микросхема К155ПИ2, котора  выполн ет следующие функции:

Е 10+ 11 + 12 + 13 14 н 15 + 16;

0 Е.

Сигналы с выхода предлагаемого формировател  кодов поступают затем в модул тор и через соответствующие устройства (полосовой фильтр, усилитель мощности) передаетс  в рельсовую линию (данные блоки не показаны). Сигнал с выхода цифрового

модул тора может подаватьс  на дополнительный вход сумматора 12 по модулю два (не показан).

Блок 7 коммутации может быть выпол- нен на двух восьмиразр дных мультиплексорах 15 и 16, инверторе 17 и элементе 4И-НЕ 18 (фиг. 3). Правила работы мультиплексоров 15 и 16 выполн ютс  при нулевом сигнале на входе разрешени  Е. Если же

0 сигнал на этом входе равен единице, то и на выходе мультиплексора устанавливаетс  уровень логической единицы. Поэтому, если нулевой сигнал имеетс  на одном из восьми информационных входах мультиплексора

5 15, то при соответствующих этому входу адресных сигналах и наличии единичных стро- бирующих сигналов на выходе мультиплексора 15 по вл етс  сигнал единицы , на выходе мультиплексора 16 имеетс 

0 единица, а на выходе блока 7 коммутации по вл етс  логический нуль. В остальных случа х комбинации адресных сигналов на выходе мультиплексора 15 или мультиплексора 16 будет сигнал логического нул  и на

5 выходе блока 7 формируетс  сигнал логической единицы.

Claims (6)

1. Формула изобретени  1. Формирователь кодов дл  рельсовой цепи, содержащий первый дешифратор,

   0 первый блок коммутации, счетчик битов, генератор тактовых импульсов, выход которого соединен с входом счетчика команд, выход старшего разр да которого соединен с входом счетчика кодировани  адреса, вы5 ходы которого соединены с одноименными адресными входами блока пам ти, выходы которого подключены к информационным входам первого сдвигового регистра, сумматор по модулю два, выход которого  вл 0 етс  контрольным выходом устройства, отл ичающийс  тем, что, с целью упрощени  устройства и повышени  точности формировани  кодов, в устройство введены второй дешифратор, D-триггеры, второй сдвиговый

   5 регистр, второй блок коммутации, выходы счетчика команд подключены к адресным входам первого дешифратора, выход которого соединен с первыми стробирующими входами блоков коммутации и к соотеетст0 вующему входу сумматора по модулю два, соответствующие адресные входы блоков коммутации и входы четырех младших разр дов регистроз сдвига объединены и соединены с соответствующими выходами

   5 счетчика кодировани  адреса, выход старшего разр да счетчика кодировани  адреса соединен с входом счетчика битов, выходы четырех старших разр дов которого соединены с соответствующими адресными входами второго дешифратора, выход которого

   соединен с вторыми стробирующими входами блоков коммутации, соответствующим входом сумматора по модулю два. выходы первого и второго блоков коммутации подключены к входам разрешени  загрузки соответственно первого и второго регистров и к соответствующим входам сумматора по модулю два, выход второго разр да счетчика битов соединен с С-входами первого и второго D-триггеров и D-входом третьего D-триггера, С-вход которого объединен с адресным входом младшего разр да первого дешифратора, выходы первого и второго регистра сдвига соединены с D-входами соответственно первого и второго D-триггеров, выходы которых  вл ютс  соответствующими информационными выходами устройства и соединены с соответствующими входами сумматора по модулю два, выход второго разр да счетчика кодировани  адреса  вл етс  тактовым выходом устройства , информационные входы блоков коммутации  вл ютс  соответственно первыми и вторыми входами устройства.
2. 2.Формирователь по п. 1, о т л и ч а ю- щ и и с   тем, что блок коммутации содержит шестнадцатиразр дный мультиплексор и трехвходовый элемент И-НЕ, выход которого  вл етс  выходом блока коммутации, первый и второй входы - соответственно первым и вторым входами стробировани , инверсный выход мультиплексора, информационные и адресные входы которого  вл ютс  информационными и адресными входами блока коммутации, соединен с третьим входом элемента И-НЕ, вход разрешени  мультиплексора подключен к общей шине.
3. 3.Формирователь по п. 1, о т л и ч а ю- щ и и с   тем, что блок коммутации содержит два восьмиразр дных мультиплексора, че- тырехвходовый элемент И-НЕ и элемент НЕ, вход которого объединен с входом разрешени  первого мультиплексора и  вл етс  входом старшего адреса блока, выход элемента НЕ соединен с входом разрешени  второго мультиплексора, одноименные адресные входы мультиплексоров объединены и  вл ютс  соответствующими адресными входами блока, информационные

   входы мультиплексоров  вл ютс  соответствующими информационными входами, блока, входы мультиплексоров соединены с соответствующими первыми входами эле- мента И-НЕ, вторые входы которого  вл ютс  соответствующими входами стробировани  блока, выход элемента И-НЕ  вл етс  выходом блока.
4. 4.Формирователь по п. 1, о т л и ч а ю- щ и и с   тем, что первый дешифратор содержит

   два элемента НЕ и элемент И-НЕ, выход которого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход которо- го  вл етс  выходом дешифратора, второй вход элемента И-НЕ, вход первого элемента НЕ и третий вход элемента И-НЕ  вл ютс  соответствующими входами дешифратора.
5. 5.Формирователь по п. 1, о т л и ч а ю- щ и и с   тем, что второй дешифратор содержит два элемента НЕ и элемент И-НЕ, выход первого элемента НЕ соединен с первым входом элемента И-НЕ, выход которого соединен с входом второго элемента НЕ, выход

   которого  вл етс  выходом дешифратора, вход первого элемента НЕ и входы элемента И-НЕ  вл ютс  входами дешифратора.
6. 6.Формирователь по п. 1, о т л и ч a torn , и и с   тем, что блок пам ти содержит

   восемь элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент НЕ, выходы первого-четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с первыми входами соответственно п то- го-восьмого элементов ИСКЛЮЧАЮЩЕЕ

   ИЛИ, выход восьмого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с входом элемента НЕ, объединенные первые входы второго, третьего и четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные первый вход

   первого, вторые входы третьего и четвертого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы первого, второго и восьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, объединенные вторые входы п того,

   шестого и седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ  вл ютс  соответственно первым-четвертым адресными входами блока, выходы п того-седьмого элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и выход элемента НЕ  вл ютс  соответствующими выходами блока.

   Ј1

   Ј/

   20

   РЈ

   Фиг. 2

   - Фиг.З

   АО

   ЛХ-QE.

   лг

   Фм.4

   Фиг. 6

   Ж

   MJTL /  LJV 47 -

   29

   Я±-&

   Фиг.5