RU1797112C - Устройство дл умножени чисел - Google Patents

Abstract

Изобретение относитс  к области вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, удобных дл  изготовлени  с применением БИС и СБИС. Цель изобретени  - сокращение аппаратурных затрат устройства. Устройство содержит регистр множимого, (п+1) блоков вычислени  разр дных значений произведени  (п - разр дность множимого), две группы по (п+1) буферных регистров и m блоков приведени . Цель достигаетс  за счет изменени  функции блоков вычислени  разр дных значений произведени . 1 з.п. ф-лы, 6 ил.

Description

Изобретение относитс  к области вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени  чисел, представленных в любой позиционной системе счислени . Особенно эффективно его применение при использовании технологии БИС и СБИС.

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг. 1 приведена функциональна  схема устройства дл  умножени  чисел; на фиг.2 - функциональна  схема блока вычислени  разр дных значений произведени ; на фиг.З - массивы частичных произведений , формируемые в узлах умножени  блока вычислени  разр дных значений произведени  при его разр дности дл  случа  28- 256 - ричной системы счислени  (. ); на фиг.4 - массив слагаемых, который суммируетс  каждым блоком вычислени  разр дных значений произведени  до получени  четырехр дного кода; на фиг.5 процесс суммировани  массива слагаемых фиг.4 в узле суммировани  блока вычислени  разр дных значений произведени ; на фиг.6 - процесс приведени  четырехр дного кода разр да произведени , формируемого на выходе первого буферного регистра второй группы, к двухр дному коду в первом блоке при ведени  с учетом содержимого его регистра задержки.

Устройство Дл  умножени  чисел содержит (фиг. 1)п-разр дный регистр 1 множимого , (п+1) блоков 2 вычислени  разр дных значений произведени , (п+1) буферных регистров 3 первой группы, (п+1) буферных регистров 4 второй группы, m блоков 5 приведени  (.2,3...), вход 6 множител  устройства , первый 7 и второй 8 и третий 9 входы коррекции устройства, выход 10 устройства .

Блок 2 вычислени  разр дных значений произведени  (фиг.2) содержит два узла умножени  11, 12 и узел суммировани  13.

ел

С

vi ю

vj

N3

Рассмотрим функциональное назначение и реализацию узлов и блоков устройства .

Регистр 1 предназначен дл  хранени  значени  n-разр дного множимого и может быть реализован на синхронных двухтактных Д-триггерах,

Блоки 2 предназначены дл  вычислени  разр дных значений произведени . Узлы 11, 12 формируют две усеченных матрицы произведений множител  X на соседние разр ды множимого Y и Y в соответствии с фиг.3(а и б). Эти матрицы произведений вместе со слагаемыми, поступающими на входы первого и второго слагаемых блока 2, образуют массив слагаемых, суммируемый в узле 13 и показанный на фиг.4 дл  случа  двоично-кодированной 2 -256-ричной системы счислени  (, ) в предложении, что на выходе каждого блока вычислени  разр дных значений произведени  формируетс  значение функции в четырехр дном коде. Первое слагаемое обозначено знаками +, второе слагаемое знаками - х, усеченна  матрица произведений,, сформированна  узлом 11 - знаками -, а усеченна  матрица произведений, сформированна  узлом 12, показана в виде точек. Процесс суммировани  массива на фиг.4 в узле 13 блока 2 показан на фиг.5 и осуществл етс  с использованием однораз: р дных двоичных сумматоров. Те двоичные разр ды слагаемых массива, которые обрабатываютс  одним одноразр дным двоичным сумматором, обведены овальной линией. Как видно из фиг.5, преобразование исходного шестнадцатир дного кода к четырехр дному на выходах старшего и младшего разр дов блока 2 осуществл етс  за три шага с использованием 63 одноразр дных двоичн ых сумматоров (их содержит узел 13), а узлы 11 и 12 содержат 64 двухвходовых элемента И.

Буферные регистры 3,4 предназначены дл  хранени  информации, формируемой на выходах блоков 2, они могут быть реализованы на синхронных двухтактных Д-тригге- рах с входами установки в нулевое состо ние.

Каждый блок 5 предназначен дл  приведени  многор дного кода информации на своем входе к коду меньшей р дности (дл  гл-го блока 5 - к однор дному коду результата ). Блок 5 содержит узел 14 суммировани , регистр 15 задержки и буферный регистр 16, причем узел 14 должен обеспечивать задержку на преобразование кодов меньшую или равную задержке на блоках 2 вычислени  разр дных значений произведени . В рассматриваемом примере каждый узел 14 должен осуществл ть преобразование не более, чем за три шага, поэтому в устройстве требуетс  два блока 5 приведени . На фиг.6 изображен процесс суммировани  в узле 14 первого блока 5 разр да произведени  сомножителей в четырехр дном коде, хранимого в первом регистре 4, и двухр дной информации, хранимой в регистре 15 задержки этого блока 5. Преобразование исходного шестир дного кода к двухр дному осуществл етс  за три шага с использованием 16 одноразр дных двоичных сумматоров. При окончании процесса преобразовани  восемь младших двоичных

разр дов в двухр дном коде с выхода суммы

узла 14 записываютс  в регистр 16, а один старший двоичный разр д в двухр дном коде с выхода переноса узла 14 записываетс  в регистр 15. В качестве узла суммировани 

второго блока 5 используетс  восьмиразр дный двухвходовой сумматор с ускоренным переносом, с выхода суммы которого в регистр 16 второго блока 6 записываетс  однор дный код разр да результата, а с выхода переноса в регистр 15 записываетс  один двоичный разр д переноса. Буферные регистры 16 и регистры 15 задержки блоков 5 могут быть реализованы на синхронных двухтактных Д-триггерах с входами установки в нулевое состо ние.

В цел х упрощени  на структурных схемах условно не показаны цепи установки в нулевое состо ние регистров 3, 4, 15, 16 и цепи синхронизации всех регистров устройства , однако, можно отметить, что имеетс  обща  цепь синхронизации регистров 3, 4, 15 и 16, а цепь установки в нулевое состо ние этих регистров соединена с цепью синхронизации регистра 1.

Совокупность блока 2 и соответствующих ему регистров 3 и 4 может быть конструктивно выполнена в виде операционного модул  (на фиг.1 показан штрих-пунктирной линией), реализованного, например, как

больша  интегральна  схема.

Устройство дл  умножени  чисел работает следующим образом.

В исходном состо нии буферные регистры 3, 4 и регистры 15, 16 блоков 5 обнулены , в регистре 1 хранитс  без знака n-разр дный 2к-ичный код множимого ( - разр дный двоичный код). Здесь предполагаетс , что множимое и множитель .представлены в двоичнокодированной 2к-ичной системе счислени , т.е. каждый разр д как множимого, так и множител  представл ет собой набор из к двоичных цифр. Умножение в устройстве осуществл етс  за 2n-t-m тактов.

В каждом из п первых тактов работы устройства на его вход 6 поступает один разр д множител  (параллельно к двоичных разр дов). При этом в 1-м блоке 2 осуществл етс  усеченное умножение (см. фиг.З) разр да множител , поступающего на его вход множител  с входа б устройства, на 1-й разр д множимого (в узле 11), поступающий на его первый вход множимого с выхода 1-го разр да регистра 1, а также на (М)-й разр д множимого (в узле 12), поступающий на его второй вход множимого с выхода (И)-го разр да регистра 1 и подсуммирование (в узле 13) младшего разр да произведени  (1+1)-го блока 2, сформированного в предыдущем такте и хранимого в (1+1)-м регистре 4 и старшего разр да произведени  1-го блока 2, сформированного в предыдущем такте и хранимого в 1-м регистре 3. По окончании каждого такта с выходов старшего и младшего разр дов 1-го блока 2 в 1-ые регистры 3 и. 4 записываютс  два разр да произведени . Одновременно с работой блоков 2 вычислени  разр дных значений произведени  в блоках 5 приведени  осуществл етс  преобразование по конвейерному принципу многор дного кода результата, хранимого в первом регистре 4, к однор дному коду на выходе 10 устройства.

После выполнени  п первых тактов работы устройства на его вход 6 множител  поступает нулева  информаци  и далее осуществл етс  еще дополнительно (n+m) тактов , в течение которых из устройства выводитс  информаци , хранима  в буферных регистрах 3, 4, а также в регистрах 15, 16 блоков 5. Вывод 2п-разр дного произведени  в устройстве осуществл етс  через его выход 10 в параллельно-последовательном коде по к двоичных разр дов в каждом такте, начина  с (т+1)-го такта работы устройства (в первых m тактах младший разр д результата последовательно передаетс  с соответствующими преобразовани ми из блока 5 в блок 5 в направлении к выходу 10 устройства).

В рассматриваемом случае на входы 7- 9 устройства во всех 2 n+m тактах его работы подавалась нулева  информаци . Если же требуетс  подсуммировать к вычисл емому произведению дополнительные слагаемые, например, при введении коррекции по знакам при умножении чисел, представленных в дополнительном коде, то необходимо подать на соответствующие входы 7-9 требуемую информацию, что обеспечит подсуммирование без дополнительных временных затрат.

Следует особо отметить, что умножение n-разр дных чисел в устройстве (как и в известном ) может быть выполнено и за (п ) тактов, если после выполнени  п-го такта содержимое буферных регистров 3, 4 и результаты блоков 5 подать дл  окончательно- го суммировани  на соответствующие входы быстродействующего многовходово- го блока суммировани  (на фиг.1 такой блок суммировани  и соответствующие св зи показаны штриховыми лини ми).

0Фор.-мула изобретени 

Claims (2)

1. Устройство дл  умножени  чисел,

содержащее регистр множимого, п блоков

вычислени  разр дных значений произведени  л-разр дность множимого), две груп5 пы по п буферных регистров и m блоков приведени  (,2,3...), причем вход множител  1-го блока вычислени  разр дных значений произведени  (,...п) соединен с входом множител  устройства, первый вход

0 множимого 1-го блока вычислени  разр дных значений произведени  соединен с выходом 1-го разр да регистра множимого, вход первого слагаемого i-ro блока вычислени  разр дных значений произведени  сое5 динен с выходом 1-го буферного регистра первой группы, вход второго слагаемого 1-го блока вычислени  разр дных значений произведени  соединен с выходом (1+1)-го буферного регистра второй группы (,...,n-1),

0 выходы старшего и младшего разр дов i-ro блока вычислени  разр дных значений произведени  соединены соответственно с входами i-x буферных регистров первой и второй групп, выход первого буферного ре5 гистра второй группы соединен с входом первого блока приведени , выход j-ro блока приведени  (,...,m-1) соединен с входом (j+1)-ro блока приведени , выход т-го блока приведени  соединен с выходом устройст0 ва, о т л и ч а ю щ е е с   тем, что, с целью сокращени  аппаратурных затрат устройства , оно содержит (п+1)-й блок вычислени  разр дных значений произведени  и (п+1)-е буферные регистры первой и второй групп,

5 причем второй вход множимого (i+1)-ro блока вычислени  разр дных значений произ- , ведени  соединен с выходом i-ro разр да регистра множимого, вход второго слагаемого п-го блока вычислени  разр дных зна0 ченмй произведени  соединен с выходом (п+1)-го буферного регистра второй группы, вход множител  (п+1)-го блока вычислени  разр дных значений произведени  соединен с входом множител  устройства, первый

5 вход множимого - с первым входом коррекции устройства, вход первого слагаемого - с выходом (п+1)-го буферного регистра первой группы, вход второго слагаемого - с вторым входом коррекции устройства, выходы старшего и младшего разр дов (п+1)-го

блока вычислени  разр дных значений произведени  соединены соответственно с входами (п+1)-х буферных регистров первой и второй групп, третий вход коррекции устройства соединен с вторым входом множимого первого блока вычислени  разр дных значений произведени .

2. Устройство по п.1, о т л и ч а ю щ е е- с   тем, что блок вычислени  разр дных значений произведени  содержит два узла умножени  и узел суммировани , причем вход множител  блока соединен с первыми

0

входами узлов умножени , вторые входы которых соединены соответственно с первым и вторым входами множимого блока, входы первого и второго слагаемых которого соединены соответственно с первым и вторым входами узла суммировани , третий и четвертый входы которого соединены с выходами соответственно первого и второго узлов умножени , первый и второй выходы узла суммировани  соединены соответственно с выходами старшего и младшего разр дов блока.

Фиг.1

sfe з-УтЛзftx У7х« л V5 У&

V 5 «5 {/dX7 У7Д7 У«Х7 W We №i Уз г- (Ьг5

У У 4s У Уз Уг У

X Xg 5 Хц Х$ 2 }

ад ад Ял У №1

УМг УвЬгУкХгУъХг Ыг Ыг &Х3 ЛХз УзХз W У«Д №УгЛ У/Л

5«rX5 «Г% У;

{ Уб Уз « % У/ У/

Л7 А 5 J %2 Xf

- С со

..

-Cs

К XX X К X X X XXX XXX X XX XX XXX X

ххх х 4-+.

XXX X ++Ч-К

2827 риг. 6