SU1226535A1 - Устройство дл контрол оперативной пам ти - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  контрол  блоков оперативной пам ти. Цель изобретени  - повьшение достоверности контрол  блоков пам ти. Устройство содержит блок 1 начальной установки, счетчик 2 адресов, триггер 3, счетчик 4 импульсов циклов , триггер 5, счетчик 6 импульсов, оперативньй накопитель 7, элементы ИЛИ 8 и 9, генератор 10 импульсов, счетчик 11, делитель 12 частоты, элемент И 13, ждущий мультивибратор 14, элемент И 15, коммутатор 16, контролируемый блок 17 пам ти, блок 18 сравнени , блок, 19 сравнени , СЛ

Description

.коммутатор 20, триггер 21, триггер 22, ждущий мультивибратор 23 и ключ 24. Повьшение достоверности контрол  достигаетс  введением оперативного накопител  7, блока 19 сравнеИзобретение относитс  к автоматике и вычислительной технике и может . быть использовано дл  контрол  блоков пам ти.

Цель изобретени  - повышение достоверности контрол  блоков пам ти.

На чертеже представлена блок-схема устройства дл  контрол  блоков пам ти,

Устройство содержит блок 1 начальной установки, счетчик 2 адресов, триггер 3, С-четчик 4 импульсов циклов , триггер 5, счетчик 6 импульсов, оперативный накопитель 7, элементы ИЛИ 8 и 9, генератор 10 импульсов, счетчик 11, делитель 12 частоты, элемент И 13, ждутдий .мультивибратор 14, элемент И 15, коммутатор 16, контролируемый блок 17 пам ти, блок 18 сравнени , блок 19 сравнени , коммутатор 20, триггер 21, триггер 22, ждущий мультивибратор 23 и ключ 24.

Устройство работает следующим образом . I

В исходном состо нии сигналом

Лог.1, поступающим из блока 1 начальной установки, обнулены счетчики адресов 2 и циклов 4, триггеры 3 и 5, оперативньй накопитель 7. Этим же сигналом, проход щим через элементы ИЛИ 8 и 9 обнулены соответственно триггеры 21 и 22. Единичными сигналами , поступающими с инверсных выходов триггеров 5 к 22 на один и другой входы элемента И 13 разрешаетс  прохождение тактовых импульсов с генератора 10 импульсов через делитель 12 частоты на вход счетчика 2 адресов. Контролируемый блок 17 пам ти нулевым сигналом с выхода триггера 3 включен в режим записи. Адресные входы оперативного накопител  7, которьй единичным сигналом с инверсного выхода триггера 22 включен в режим записи, подключены через коммутатор 20 к выходам счетчика 6, После прихода сигнала начала контрол  из блока 1 (Лог.О) счетчик 2 адресов начинает формировать адреса дл  записи инфор5 мации в контролируемый блок 17 пам - - ти. В первый цикл записи .в контролн- руемьй блок 17 пам ти записываетс  информаци ,.поступающа  через коммутатор 16 с выхода первого разр да

10 счетчика 2 адресов. После записи ин- ;формации в полный объем контролируемого блока 17 пам ти счетчик 2 адресов переполн етс  и опрокидьшает триггер 3, единичный сигнал с выхода

15 которого переводит контролируемый блок 17 пам ти в режим воспроизведени . Так как во врем  цикла записи- считывани  счетчик 4 циклон- не измен ет своего состо ни , то сигнал,

20 поступающий с коммутатора 16 на один вход первого блока 18 сравнени  во :врем  цикла считьгоани , идентичен сигналу, который был записан в кон- тролируемьй блок 17 пам ти во врем 

25 цикла записи. Таким образом, информаци , котора  была записана в контролируемый блок 17 пам ти,сравниваетс  с воспроизведенной из него блоком 18 сравнени  , который в случае несовпа30 дени  выдает импульс неисправности

Предположим, что произошло несовпадение и импульс неисправности через элемент И 15 поступает на входы триггеров 21 и 22. Нулевой сигнал с

35 инверсного выхода триггера 22 не по- зво.п ет тактовым импульсам поступать с выхода элемента И 13 на вход счетчика 2 адресов, на выходах которого теперь хранитс  адрес неисправной

40  чейки пам ти. Этот же нулевой сигнал с инверсного выхода триггера 22 переводит оперативный накопитель 7 в реж1-1м воспроизведени , перек.пючает коммутатор 20, так что адресные вхо45 Ды накопител  7 подключены к выходам

ни , мультивибраторов 14 и 23, триггеров 5j, 21 и 22, элементов ИЛИ 8 и 9, эле мента И-15, ключа 24 и делител  12 частоты, а также введением новых функциональных св зей. 1 ил..

J

счетчика 11, a также разрешает счет счетчику 11, на вход которого поступают тактовые импульсы с большой частотой непосредственное генератора 10 импульсов . Одновременно триггер 21 опрокидываетс  в единичное состо ние разреша  прохождение импульсов через ключ 24.

Так как в первом цикле считывани  во врем  прихода каждого импульса неисправности в накопителе 7 не хранитс  адрес неисправной  чейки контролируемого блока 17 пам ти, которой соответствует этот импульс, то в первом цикле считьшани  блок 19 сравнени  не вырабатьюает импульсы, которые могли бы опрокинуть через элемент ИЛИ 8 триггер 21, и ключ 24 пропускает на счетчик 6 импульсы, которые формирует ждущий мультивибратор 23 после переполнени  счетчика 11, т.е. после перебора всех адресов накопител  7. Одновременно импульс с выхода ждущего мультивибратора 23 через элемент ИЛИ 9 поступает на установочный вход триггера 22 и обнул ет его. Единичный сигнал с инверсного выхода триггера 22 переводит накопитель 7 в режим записи, обнул ет счетчик 11 и переключает коммутатор 20, которьй соедин ет адресные входы накопител  7 с выходами счетчика 6, который уж сосчитал импульс , пришедший со ждущего мультивибратора 23 через элемент ИЛИ 9 и ключ 24. Одновременно этот импульс поступает на вход записи накопител  7„

Таким образом,в накопитель 7 запи- сьгоаетс  адрес неисправной  чейки контролируемого блока 17 пам ти по адресу, определ емому общим количеством неисправностей. Одновременно с этой записью единичный сигнал с инверсного выхода триггера 22 разрешает прохождение тактовых импульсов с делител  12 частоты через элемент И 13 на счетчик 2 адресов, т.е. считьшание информации из контролируемого блока 17 пам ти продолжае т- с . После формировани  блоком 18 сравнени  нового импульса неисправности процесс повтор етс .

После окончани  первого цикла записи-считьгеани  нач1шаетс  второй цикл записи, выходы счетчика 4 циклов измен ют свое состо ние и на ин265354

формационный вход контролируемого блока 17 пам ти поступает информаци  с выхода второго разр да сч Етчи- ка 2 адресов, после следуюо1его пе- с реполнени  которого поступает второй цикл считывани  и процесс повтор етс .

Во втором и последующих циклах считьшани  возможна ситуаци , когда

10 блоком 18 сравнени  формируетс  импульс неисправности дл   чейки контролируемого блока 17 пам ти, адрес которой уже записан в оперативное запоминающее устройство 7, т.е.

5 в результате неисправности одной и той же  чейки пам ти в разных циклах воспроизведени  формируетс  несколько импульсов неисправности. В этом случае блок 19 сравнени  вырабаты2Q вает импульс, которьй через элемент ИЛИ 8 устанавливает триггер 21 в нулевое состо ние, ключ 24 запираетс  и не пропускает импyJп ca на счетчик 6, т.е. второй и последутощие импуль25 сы одной и той же неисправности не регистрируютс .

После прохождени  п циклов запи- си-считьшани  (если 2 - полный объем пам ти контролируемого блока 17) счетчик 4 циклов переполн етс  и опрокидывает триггер 5, нулевой сигнал с инверсного выхода которого поступает на один вход элемента И 13, прекраща  контроль. Ждущий мультивибратор 14 и элемент И 15 нзшны дл 

стробировани  импульсов неисправности , дл  более надежной работы устройства . После окончани  контрол  в первом счетчике 6 хранитс  точное число неисправных  чеек пам ти а в оперативном накопителе 7 - их адреса.

Claims (1)

1. Формула изобретени 

   Устройство дл  контрол  оператив- ной пам ти, содержащее первьй счет- чик, выходы которого  вл ютс  адресными выходами устройства, первый коммутатор , выход которого  вл етс  информационным выходом устройства, вто- 0 рой коммутатор, управл ющий вход которого подключен к выходу первого триггера, второй, третий и четвертьй счетчики, первьй блок сравнени , первьй элемент И, отличающее- 5 с   тем, что, с целью повьшзени  достоверности контрол , устройство содержит оперативньй накопитель, второй блок сравнени , первьй и второй жду30

   512

   ие мультивибраторы, второй, третий четвертый триггеры, первый и втоой элементы ИЛИ, второй элемент И, ключ и делитель частоты,, вход которого  вл етс  тактовым входом устройства и подключен к первому входу четвертого счетчика, выход дели:тел  час- тоты подключен к первому входу первого элемен 1;а И, второй вход которого подключен к первому управл к цему вхо ду оперативного накопител , к второму входу четвертого счетчика импульсов и к выходу первого триггера, выход первого элемента И подключен к входу первого ждущего мультивибратора и к входу первого счетчика, один из выходов которого подключен к входу второго триггера, выход второго триггера подключен к входу второго счетчика, выходы которого подключены к управл юпдам входам второго коммута- тора, третий.вход, первого элемента И подключен к выходу третьего триггера вход которого подключен к одному из выходов второго счетчика, информационные входы первого коммутатора подключены к соответствующим входам оперативного накопител , к входам первой группы второго блока сравнени  и к выходам первого счетчика, выход первого коммутатора подключен к первому входу первого блока сравнени  и  вл етс  информационным выходом устройства, второй вход первого блока сравнени   вл етс  информаРедактор Н.Ядола

   Составитель С.Шустенко Техред И. Попович

   Заказ 2140/52 Тираж 543

   ВНИИПИ. Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раугаска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   65356

   ционным входом устройства, выход первого блока сравнени  подключен к первому входу второго элемента И, второй вход которого подключен к выJ ходу второго триггера и  вл етс  уп- равл ю;щим выходом устройства, выход первого мультивибратора под- клочеи к третьему входу второго элемента И, выход которого подключен к

   0 первоку входу первого триггера и к первому входу четвертого триггера, выход четвертого триггера подключен к управл ющему входу ключа, выход которого подключен к входу третьего

   5 с гетчика и к второму управл ющему

   входу оперативного накопител , адресные входы которого подключены к выходам второго коммутатора, выходы третьего счетчика подключены к вхо0 дам первой группы первого коммутато- рг, входы второй группы которого под- кгдочены к выходам четвертого счетчика , второй вход четвертого триггера подключен ,к выходу первого элемента

   5 ИЛИ, вход которого подключен к выхо- ду второго блока сравнени , входы второй группы которого подключены к выходам оперативного накопител , второй вход первого триггера подклю0 чек к выходу второго элемента ИЛИ, вход которого подключен к.выходу вто- .рого ведущего мультивибратора, вход которого подключен к одному из выходов четвертого счетчика, вход ключа подключен к выходу второго элемента ИЛИ.

   Корректор СоШекмар Подписное