SU868762A1 - Стенд дл контрол и управлени процессором - Google Patents

Description

(54) СТЕНД ДЛЯ КОНТРОЛЯ И УПРАВЛЕНИЯ ПРОЦЕССОРОМ

Изобретение относитс  к вычислительной технике.

Известно устройство, обеспечивающее контроль и управление вычислительными устройствами , содержащее наборники, индикаторы, схемы управлени  и контрол  1 .

Основным недостатком подобных устройств  вл ютс  малые функциональные возможности при проверке, контроле и управлении процессором предварительной обработки 1шформацин , а также при поиске неисправностей в процессоре .

Наиболее близким к предлатаемому  вл етс  устройство, содержащее блок сопр жени  с процессором, блок задани  режима, формирователь рабочих частот, блок останова и блок вызова, который содержит коммутатор команд, регистр вызванных данных, индикатор данных и индикатор адреса, при этом входы ком 1утатора команд  вл ютс  первым и вторым входами блока, первый вход регистра вызванных данных  вл етс  третьим входом блока, второй и третий входы регистра вызванных данных

 вл ютс  соответственно четвертым и п тым входами блока, выход регистра вызванных данных соединен со входом индикатора данных и выходом коммутатора команд, вход индикатора адреса  вл етс  щестым входом блока, первьи вход блока задани  режима подключен к первому входу блока останова, второй вход которого подключен к выходу блока вызова, первый вход которого соединен со вторым выходом блока задани  режима, третий выход которого подключен к первому входу формировател  рабочих частот, второй вход которого подключен к выходу блока останова, третий вход которого объединен с выходом формировател  рабочих частот и соединен с первым входом блока сопр жени  с процессором, второй и третий входы которого подключены соответственно к четвертому и п тому выходам блока задани  режима, шестой выход которого подключен к третьему входу блока вызова, третий выход которого объединен с шестым входом бдока вызова и  вл етс  адресным выходом стенда, п тый выход блока сопр жени   вл етс  управл юитм выходом стенда. второй вход Ьлока вызова  вл етс  вторым входом стенда 2. Это устройство осуществл ет орга1шзацию режимов работы устройств комплекса, индикацию сбоев и неисправностей устройств комплекса , формирование требований на обращени к подпрограммам, которые хран тс  в долговременном запоминающем устройстве или оперативном запоминающем устройстве, периодическое или однократное обращение к оперативному запоминающему устройству по любому шбратюму на пульте адресу и вызов необходимой информации на индикаторы числа и адреса пульта. С помощью данного пульта можно проводить контроль функционирова ш , отладку программ, настройку и управление комплек сом и профилактические работьь Недостаток устройстаа - шзкое быстродействие . . Цель изобретени  - повышение быстродействи  и достоверности контрол . Поставленна  цель достагаетс  тем, что в стенд дл  контрол  и управлени  процессором содержащий блок сопр жеьш  с процессором, блок задани  режима, формирователь рабочих одстот, блок останова и блок вызова, который содержит коммутатор команд, регистр вызванных данных, индикатор данных и индикатор адреса, при зтом входы коммутатора команд  вл ютс  первым и вторым входами блока, первый вход регистра вызванных данных  вл етс  третьим входом блока, второй и третий входы-регистра вызванных данных  вл ютс  соответственно четвертым и п тым входами блока, выход регистра вызванных данных соединен со входом индикатора данных и выход коммутатора команд, вход индикатора адреса  вл етс  шестым входом блока, первый вход блока задани  режима подключён к первому входу блока останова, второй вход которого подключен к выходу блока вызова, первый вх которого соединен со вторым выходом блока задани  режима, третий выход которого подкл чен к первому входу формировател  работах частот, второй вход которого подключен к вы ходу блока останова, третий вход которого подключен к выходу блока останова, третий вход которого объединен с выходом формировател  рабочих частот и соединен с первым входом блока сопр жени  с процессором, второй и третий входы которого подключены соответственно к четвертому и п тому выходам блока задани  режима, шестой выход которого подключен к третьему входу блока вызова, четвертый и п тый входы которого подключены соответственно к первому выходу и четвер тому входу блока сопр жени  с процессором, второй выход которого объединен с шестым входом блока вызова и  вл етс  адресным вх дом-выходом стенда, третий выход блока сопр жени  с процессором  вл етс  первым выходом стенда, четвертый выход блока сопр жени  с процессором  вл етс  управл ющим выходом стенда, второй вход блока вызова  вл етс  вторым входом стенда, стенд содержит блок вьь зова, имитатор каналов св зи и имитатор канала вычислительного комплекса, при этом блок вызова содержит блок сравнет1  адреса и коммутатор сигналов абонента, выход которого соединен со входом индикатора данных, вход индикатора адреса объединен с первым входом блока сравнени  адреса, второй вход которого  вл етс  седьмым входом блока вызова, первый вход коммутатора сигналов абонента  вл етс  восьмым входом блока вызова, третий вход блока сравнени  адреса объединен с первым входом регистра вызванных данных, четвертый вход которого соединен с выходом блока сравнени  адреса, четвертый вход которого соединен с третьим входом регистра вызванных данных и вторым входом коммутатора сигналов абонента, второй выход- блока сравнени  адреса  вл етс  вьгходом блока вызова, первый и п тый входы которого объединены, имитатор каналов св зи содержит коммутатор выбора программ, блоки согласовани , индикатор , коммутатор выбора канала, коммугатор скорости работы, формирователь тактовых частот , при этом группа входов-выходов коммутатора выбора программ  вл етс  первой группой входов-выходов имитатора, выход коммутатора выбора программы через первый блок согласовани  соединен со входом блока индикации , группа выходов второго блока согласовани   вл етс  второй группой выходов имитатора , входы формировател  тактовых частот  вл ютс  входами имитатора, группа выходов формировател  тактовых частот через коммутатор скорости работы и коммутатор выбора канала подключена к группе входов второго блока согласовани , имитатор канала вычислительного комплекса содержит блоки согласова1ГИЯ , коммутатор сигналов интерфейса, регистр адреса внешнего устройства, формирователь импульсов, блок задани  комнад, блок задани  байта данных, блок задани  сигналов интерфейса , индикатор, блок сравнени , счетчик длины данных и наборное поле, при этом вход первого блока согласовани   вл етс  входом имитатора, выход первого блока согласовани   вл етс  первым выходом имитатора и соединен со входом коммутатора сигналов интерфейса , выход которого соединен с первыми входами регистра адреса внешних устройств, блока задани  команд, блока задани  байта данных, блока задани  сигналов интерфейса и блока сравнени , второй вход которого подключен ко вторым входам блока задани  сигналов интерфейса, блока задани  байта данных, 5 блока задани  команд и коммутатора сигнало интерфейса, к вь1ходу формировател  импульсов и ко входам выходного коммутатора и счетчика длины дантгых, второй вход которого и третьи входы блока задани  команд и блока задани  байта данных соединены с труппой выходов наборного пол , третий вход блока сравнени  и выходы блока за:1ани  сигналов интерфейса, блока задани  байта данных, блока задани  команд и регистра адреса внешнего устройства подключены к соответствующим входам выходного коммутатора, выход которого подключен ко входу второго блока согласовани , выход которого  вл етс  вторым выходом имитатора, второй и третий входы которого  вл ютс  входами формировател  импульсов, седьмой вход блока вызова соединен с шестым выходом блока сопр же1 и  с процессором, восьмой вход блока вызова соединен с первым выходом имитатора канала вычислительного комплекса, второй вход которого объединен с соответствующим входом имитатора каналов св зи и подключен к выходу блока останова, третий вход которого объединен с соответствующим входом имитато ра каналов св зи и соединен с третьим входом имитатора канала вычислительного комплекса, перва  группа входов-выходов имитатора кана лов св зи  вл етс  третьим входом-выходом стенда, втора  грутгпа выходов имитатора каналов св зи  вл етс  группой выходов стенда первый вход имитатора канала вычислительног комплекса  вл етс  третьим входом стенда, четвертый выход которого  вл етс  вторым выходом имитатора канала вычислительного комплекса. На чертеже представлена блок-схема предлагаемого устройства. Устройство содержит блок 1 сопр жени  с процессором, состо щий из блока обращени  к оперативному запоминающему устройству 2, формирующему последовательность сигналов при обраще1ши к оперативному запоминающем устройству в разлишых режимах, формировател  3 сигналов, формирующего последовательность сигналов дл  чтени  любой кома}1ды хран щейс  в оперативном или долговременном запоминающих устройствах процессора, а также при чтении команды имитируемой в стенде, формировател  4 сигналов, формирующего последовательность сигналов при вызове в статическом (останова) режиме содержимого операционных регистров вычислительного устройства процессора, формировател  5 сигналов, наборника 6 данных, наборника 7 адреса подпрограм мы, наборника 8 адреса операционных регистров , коммутатора 9 адреса (предназначенного дл  выдаад в щину адреса процессора, сформированного в стенде адреса, дл  оргашпации контрол  и управлени ), коммутатора 10 данных , предназначенного дл  выдаш в тнину данШ .1Х процессора (из стенда), блок 11 вызова, состо щий из блока 12 сравнеш1  адресов, формирующего сигнал результата сравнени  адреса, сформированного п стенде, с адресом, наход щимс  в щине процессора, дл  организации инткзщш данных в сте(ще, регистра 13 вьтзова данн1 1х, предназначено дл  хранени  данных, полученных из пганы данных процессора, до постуолрнн  следуюци1х данных, предназначенных дл  индикации, коммутатора 14 сигналов абонента , прешизначенного дл  выдаш на индикацию сигналов абонента, поступающих от процессора через имитатор 15 каналов вычислительного комплекса, коммутатора 16 команд, предназиачентюго дл  выдачи на ипдакацию выполн емой команды процессора, индикатора 17 данга х и индикатора 18 адреса, илтотатор 19 каналов св зи, состо щий из блоков 20 и 21 согласовани , предназначенных дл  сопр жени  с лини ми стыка С1, коммутатора 22 выбора программ , лре;шазначсн ого дл  подключени  служебных и ииформацнониых линий каждого в отдельности кан;1ла к стенду, индикатора 23, формировател  24 тактовых частот, прсдпазиаченного дл  формировани  набора синхрочастот , на которых работают используемые каналы св зи, коммутатора 25 выбора скорости работы канала, предназначеиного дл  выбора необходимой скорости из имеющегос  набора синхрочастот, на которой должен работать имитируемый канал св зи, коммутатора 26 выбо-. ра качала, предназначенного дл  подключени  выбранной синхрочастоты к соответствуюсцим лини м синхросигналов каждого канала, имитатор каналов вычислительного комплекса 15, состо щий из блока согласовани  27 и выходного 28 блока согласоваш1Я, входного коммутатора 29, сигнала интерфейса, выходного 30 коммутатора, регистра 31 адреса внеишего устройства , предназначещюго дл  хранени  и выдачи номера внещнего устройства в процессе выполнени  команды канала, блока 32 задани  команд, предназначенного дл  задани  кода команды канала в процессе работы имитатора в основном режиме, блока 33 задаш1  байта данных, предназначенного дл  формировани  кодов массива данных и выдачи их абоненту, блока 34 задани  интерфейса, предназначенного дл  формировани  сигналов управлени  и индентификащш канала, наборное поле кома д 35, счетчика 36 длины дант)1х, предназначенного дл  контрол  длины массива информаци , принимаемого от абонента, блока 37 сравнени , предназначенного дл  сравнени  вида и длины принимаемого и передаваемого массива данных, 1шдикатора 38 результата сравнени , и формирователь 39 импульсов, блок 40 останова, формирующий сигналы останова, т.е. сигналы блокировки работы устройств процессора и стенда путем останова частот по услови м, формируемым блоками стенда, блок 41 задани  ре шма , формирователь 42 рабочих частот, предназначенный дл  формировани  одиночных импудьсов , серии рабочих частот от местного генератора , вход щего в данный блок, и от опорных частот, поступающих от процессора.

Стенд работает следующим образом.

В режиме оперативного контрол  функционировани  процессора сигналом от блока 41 задани  режима через выход 43 отключаетс  местный генератор стенда в формирователе 42 рабочих частот, и формирование рабочих частот стенда производитс  на базе опорных частот , поступаюцщх от процессора. Блок задани  режимов 41 задает режим динамической индикации , который, управл   блоками 1 и 13, позвол ет записать данные, адрес которых задаетс  формирователем 5 из ишны данных процессора в блок 12. Занесение в блок 12 производитс  каждый раз, когда процессор обращаетс  к  чейке пам ти с заданным в стенде адресом. Данные в блоке 12 сохран ютс  до следующего занесени  на него из шины процессора и отображаютс  индикатором 17.

При автономном контроле функционировани  процессора, который устанавливаетс  автоматически , вместо внешних устройств (каналов св зи и канала ввода-вывода вычислительного комплекса ) к процессору подключаютс  их имитаторы , вход щие в состав стевда: имитатор 19 каналов св зи и имитатор 15 каналов вычислительного комплекса. В этом режиме поток данных, который необходимо выдать в каналы св зи, формируетс  в имитаторе каналов вычислительного комплекса и выдаетс  в процессор , где данные проход т соответствующую обработку , и по синхронизации имитатора 19 выдаютс  в информационные шины каналов, откуда по цтейфу возвращаютс  обратно в процессор . В процессоре они проход т обратную обработку и по лини м абонента возвращаютс  в имитатор 15, где сравгагваютс  с выданным потоком данных, а результат сравнеш   отображаетс  на индикаторе 41.

При1щип работы имитатора 19 следующий.

С выхода блока согласовани  21 выдаютс  синхроимпульсы (Tj.,. Tj ), которые синхронизируют прием и выдачу данных процессором по каждому каналу в отдельности. Выбор каждого в отдельности канала и скорости следовани  синхроимпульсов производитс  коммутаторами 25 и 26 из набора, формируемого формирователем 24. Служебные признаки о состо нии канала, вырабатьшаемые процессором, посгуцают на вход коммутатора 22, который, в ; зависимости от номера контролируемого канала , подключает линии служебных признаков через блок 20 согласовани  к индикатору 23. Управление щитейфом информациошп 1х линий контролируемого канала осуществл етс  кнопкой . (После обрыва шлейфа процессор формирует служебные сигналы о состо 1ши канала, которые выдаютс  на соответствующие линии). Таким образом, организуетс  имитащм и контроль состо ни  каналов св зи при автономной проверке.

Принцип работы имитатора 15 состоит в преобразова ши сигналов, поступающих от абонента , в сигнал канала ввода-вывода. Сигналы абонента, поступающие в имитатор 15 через входной коммутатор 30, выдаютс  в блок 34 формировани  сигналов интерфейса, где преобразуютс  в сигналы управлени  и идентификации канала ввода-вьшода. Адрес внешнего устройства , поступающий от абонента в регистр 31 адреса в процессе выполне1ш  операш1и приема состо ни  от абонента, определ ет код номера внещнего устройства, к которому имитатор 15 обращаетс  с той или иной командой канала. Код команды канала в зависимости от режима работы имитатора 15 либо задаетс  . с помощью наборного пол  35, либо зависит от вида информации состо гга , поступившей от абонента, и формируетс  в блоке 32 задани  Вид информации, выдаваемой от имитатора 15 к абоненту, задаетс  с помощью наборного пол  35, а также зависит от состо ни  счетчика. 36 длины данных. Наборник 38 длины данных предназначен дл  задани  длины массива данных , выдаваемых абоненту. В процессе приема данных от абонента в блоке 37 сравнени  происходит анализ совпадени  принимаемой информации с информацией, ранее абоненту . Сравнение производитс  как по виду информации , так и по ее длине. В случае несравнени  любого из указа1шых параметров в блоке 37 вырабатываетс  специальный сигнал. Через выходной коммутатор 30 сигналов интерфейса производитс  вь1дача сигналов управлени  и идентификации канала, а также кодов адреса внещнего устройства, комнады канала и данных. Взаимодействие выщеперечисленных блоков имитатора 15 организуетс  с помощью управл ющих сигналов, сформированных в блоке 42 местного управлени ,

При автономной проверке предусмотрен оперативный контроль функционировани  процессора с имитаторами в режиме динамической индикации и в режиме останова посл,е различных этапов обработки Процессором данных,

а также сигналов шин абонента через коммутатор 14 на тех же индикаторах 17.

В режиме отладки программ производитс  подкл1оче1ше формировател  42 рабочих частот и блока 40 останова стенда по сигналам от 9 блока 41. Дл  отладки программа предваритель но заноситс  в оперативное запоминающее устройство процессора с помощью блоков 2 и 41 и формировател  5 сигналов. После этого производитс  установка останова по чтению каждой команды блоком 41. Задание режима чтени  команды из оперативного запоминающего устройства производитс  блоком 41. Отладка программы может начатьс  с любой команды , адрес которой задаетс  наборником 7. Возможно задать режим останова блоком 41 по адресу  чейки оперативного запоминающего устройства, к которой происходит обраще1ше внутри подпрограммы. Адрес останова задаетс  формирователем 5. Чтение любой комнады по заранее наборником 7 адресу производитс  с помощью блока 3. Поиск неисправности производитс  з режиме автономной работы, каждого устройства процессора или в режиме совместной работы всех устройств процессора с подключенны ш имзттаторами 15 и 19. Данные режима задаютс  блоком 41. Поиск неисправности начинаетс  с определеки  устройств процессора, в которых произошел сбой, путем останова работы процессора в момент возникновени  сбо . Данный режим устанавливаетс  блоком 41. Поиск неисправности в устройствах процессора ведетс  одьшм из следующих путей: останова при чтении или записи управл ющей или числовой информации из (в) оперативного за поминающего устройства (режим останова по чтению (записи) из (в) оперативного запоминающего устройства задаетс  блоком 41, адрес информации задаетс  формирователем 5; инфор маци  и ее адрес после останова индицируетс  на индикаторах 17 и 18) циклической обработ кой одной и той же )шрагл ющей или числовой информации, котора  задаетс  набор1шком 6 (чтение информации из стенда от набор ника 6 устройствами процессора организуетс  блоком 41 через коммутатор 14 и шину данных ) ; oпpeдeлe ш  подпрограммы, в которой произошел сбой (посто нное обращение к данной подпрограмме производитс  с помощью блока 3 и наборника 7; останов по сбою, по командам или при обращении к оперативному запоминающему устройству, адрес  чейки кото рого задаетс  формирователем 5, в данной под программе осуществл етс  блоком 41); циклического выполнени  одной и той же команд котора  задаетс  наборником 6 (установка режима чтени  команд из оперативного запоминающего устройства,  чейку которого имитиру ет стенд, производитс  блоком 41, имитаци   чейки оперативного запоминающего устройств стендом осуществл етс  путем выдачи в шину данных команды через коммутатор 10 от наборника 6); контрол  за состо нием операционных регистров вычислительного устройства процессора с помощью блоков 4 и 8 (содержимое onepaimoHHoro регистра отображаетс  ин-. дикатором 17); проверки  чейки оперативного запоминающего устройства с любым адресом при чтении (записи) байта (слова) в однократном режиме с остановом или динамическом режиме , котора  осуществл етс  с помощью блоков 25, 6 и 41 (содержимое  чейки оперативного запоминаю1цего устройства и ее адрес, отображаютс  лндикаторами 17 и 18). Все указанные выше операции по поиску не-. исправностей могут вестись в пошаговом режиме , задаваемом блоком формировани  рабочих частот. Введение в предлагаемое стройство имита-. тора каналов св зи, включающего формирователи тактовых частот, коммутатор выбора скорости канала, коммутатора включени  канала, входной и выходной преобразователи, коммутатор выбора канала управлени  шлейфом ri индикатор состо ни  канала, имитатора каналов вычислительного комплекса, включающего наборники кода команды, байта дашгых и длины данных, регистр адреса внешнего устройства, блоки формировани  команды канала, байта данных, сигналов интерфейса и местного управлени , входной и выходной коммутаторы сигналов интерфейса, счетчики длины данных, блок сравне1ш  и индикатор, причем в имитаторе каналов св зи формирователь тактовых частот входами соединен с выходами блока останова и блока формировани  рабошх частот, а выходами - с входами коммутатора выбора скорости работы канала, выходы которого через коммутатор включени  канала соединены с входами выходного преобразовател , выход коммутатора выбора канала через входной преобразователь соединен с входом индикатора состо ни  канала, а его выход соединен с кнопкой управлени  шлейфом, в имитаторе каналов вычислительного комплекса наборники кода кома1зды , байта данных и длины данных соединены соответственно с блоком формнроваюм кома1ады канала, блоком формировани  байта данных и счетчиком дли1Ш1 данных, входной преобразователь выходом соединен с входами коммутаторов сигналов абонента имитатора и блока вызова, коммутатор сигналов абонента выходом соединен с входами регистра адреса внешнего устройства, блоков формировани  команды канала, байта данных, сигналов интерфейса и блоков сравнени , блок местного управлени  входом соединен с выходами блоков останова и формироваши рабочих частот, а выходом - с входами коммутатора сигналов абонента , блоков форлшровани  команд канала, байта данных и сигналов интерфейса и счетчи

ка длины данных, коммутатор сигналов интерфейса входами соединен с выходами регистра внешнего устройства, блоков формировани  команд канала, байта данных к сигналов интерфейса , а выходом - с выходным преобразователем , блок формировани  байта данных выходом соединен с входом блока сравенни , выход которого соединен с индикатором результата , приводит к новышению операт1гвности контрол  и управлени  процессором при автономной проверке процессора при развертывании его на объектах АСУ при поиске неисправностей , позвол ет обнаружить до 90% неисправностей процессора с помощью стенда, без привлечени  оборудовани  каналов св зи и вычислительного комплекса с необходимым набором . спещальных контрольно-проверочных тестов.

Наличие в составе стенда блока орга1шзации режимов индикации, блока сравнени .адресов, входом соеди}(енного с выходом блока организавди режимов индикации, с наборником адреса данных, с выходом блока формировани  рабочих частот, а выходом соединенного с, входом б ока останова и регистром вызванных данных, входом соединенного с выходом коммутатора адреса и адресной цшной процессора, соединени  выхода коммутатора данных с входом регистра вызванных данных и шиной данных процессора - все это позвол ет индицировать информацию в момент обраще1ш  процессора к данной  чейке пам ти, адрес которой установлен наборником адреса данных, с сохранением содержимого регистра вызванных да1шых до следующего обращени  к этой же  чейке как с остановом процессора после вызова , так и без него - в режиме оперативного контрол . Тем самым исключаетс  специальна  команда из математического обеспечени  процессо й, повышаетс  его производительность исключаетс  задержка по вызову данных в стенд и не нарушаетс  работа процессора.

Claims (2)

1. Формула изобретени 

   Стенд дл  контрол  и управле1ш  процессором , содержащий блок сопр жени  с процессором , .блок задани  режима, формирователь ра бочих частот, блок останова и блок вызова, который содержит коммутатор команд, регистр вызванных дашл1Х, индикатор данных и индикатор адреса, при этом входы коммутатора команд  вл ютс  первым и вторым входами блока, первый вход регистра вызвашгых даиlaix  вл етс  третьим входом блока, второй и третий входы регистра вызванных данных  вл ютс  соответственно четвертым и п тым входами блока, выход регистра вызванных данных соединен со входом индикатора данных и выходом коммутатора команд, вход индик . тора адреса  вл етс  шестым входом блока, первый вход блока задани  режима подключен к первому входу блока останова, второй вход которого подключен к выходу блока вызова, первый вход которого соединен со вторым выходом блока зада1т  режима, третий выход которого подключен к первому входу формировател  рабочих частот, второй вход которого подктпочен к выходу блока останова, третий

   Q вход которого объединен с выходом формировател  рабочих частот и соединен с первым входом блока сопр жени  с процессором, второй и третий входы которого подключены соответственно к четвертому и п тому выходам блока задани  режима, шестой выход которого подключен к третьему входу блока вызова, четвертый и п тый вход11 которого подключены соответственно к первому выходу и четвертому входу блока сопр жени  с процессором, второй выход которого объединен с шестым входом блока вызова и  вл етс  адресным входом-выходом стенда, третий выход блока сопр жени  с процессором  вл етс  первым выходом стенда , четвертый выход блока сопр жени  с процессором  вл етс  управл ющим выходом стенда , второй вход блока вызова  вл етс  вторым входом стенда, отлич. ающийс  тем, что, с целью повыще1ш  быстродействи  и достоверности контрол , стенд содержит блок вызова , имитатор канала св зи и имитатор канала вычислительногокомплекса, при зтом блок вызова содержит блок сравнени  адреса и коммутатор сигналов абонента, выход которого соединен со входом индикатора данных, вход индикатора адреса объединен с первым входом

   блока сравнени  адреса, второй вход которого  вл етс  седьмым входом блока вызова, пер- , вый вход коммутатора сигналов абонента  вл етс  восьмым входом блока вызова, третий вход блока сравнени  адреса объединен с пер0 вым входом регистра вызванных данных, четвертый вход которого соединен с выходом блока сравнени  адреса, четвертый вход которого соединен с третьим входом регистра вызванных данных и вторым входом коммутатора

   5 сигналов абонента, второй выход блока сравнени  адреса  вл етс  вь1ходом блока вызова , первый и п тый входы которого объеданены ,, имитатор каналов св зи содержит коммутатор выбора программ, блоки согласовани ,

   0 индикатор, коммутатор выбора канала, коммутатор скорости работы, формирователь тактовых частот, при этом группа входов-выходов коммутатора выбора программы  вл етс  первой группой входов-выходов имитатора, выход

   5 коммутатора выбора программы через первый блок согласовани  соединен со входом блока индикации, группа выходов второго блока согласовани   вл етс  второй группой выходов имитатора, входы формировател  тактовых час13 тот  вл ютс  входами имитатора, группа выходов формировател  тактовых частот через коммутатор скорости работы и коммутатор выбора канала подключена к группе входов второго блока согласовани , имитатор канала вычислительного комплекса содержит блоки согласовани , коммутатор сигналов интерфейса , регистр адреса внешнего устройства, формирователь импульсов, блок задани  команд, блок задани  байта данных, блок задани  сигналов интерфейса, индикатор, блок сравнени , счетчик длины данных и наборное поле, при этом вход первого блока согласовани   вл ет с  входом имитатора, выход первого блока со гласовани   вл етс  первым выходом имитато ра и соединен со входом коммутатора сигнало интерфейса, выход которого соединен с первыми входами регистра адреса внеипшх устройств , блока задани  команд, блока задани  байта дагшых, блока задани  сигналов интерфейса и блока сравнени , второй входкоторого подключен ко вторым входам блока задани  сигналов интерфейса, блока задани  бай та данных, блока задани  команд и коммутатора сигналов интерфейса, к выходу формиро вател  импульсов, и ко входам выходного коммутатора и счетчика длины данных, второй вход которого и третьи входы блока задани  команд и блока задани  байта данных соединены с грутшой выходов наборного пол  третий вход блока сравнени  и выходы блока задани  сигналов интерфейса, блока задани  байта данных, блока задани  команд и регист ра адреса внешнего устройства подключены к соответствующим входам выходного коммутатора , выход которого подключен ко входу второго блока согласовани , выход которого  вл етс  вторым вькодом имитатора, BTOpoi и третий входы которого  вл ютс  входами формировател  импульсов, седьмой вход блока вызова соединен с шестым выходом блока сопр жени  с процессором, восьмой вход блока вызова соединен с первым выходом имитатора канала вычислительного комплекса, второй вход которого объединен с соответствующим входом имитатора каналов св зи и подключен к выходу блока останова, третий вход которого объединен с соответствующим входом имитатора каналов св зи и соединен с третьим входом имитатора канала вычислительного комплекса, перва  грртпа входов-выхбдов имитатора каналов св зи  вл етс  третьим входом-выходом стенда, втора  выходов имитатора каналов св зи  вл етс  группой выходов стенда, первый вход имитатора канала вычислительного комплекса  вл етс  третьим входом стенда, четвертьп выход которого  вл етс  вторым выходом имитатора каналавычислительного комплекса. Источники информации, прин тые во BHHMaime при экспертизе 1.Авторское свидетельство СССР № 546888, кл. G 06 F 11/00, 1976.
2. 2.Техническое описага1е ТЮЗ, 624, 259, ТО, 1979 (прототип).