SU1290333A1 - Устройство дл контрол цифровых блоков - Google Patents

Abstract

Изобретение относитс  к области автоматики и вычислительной техники и может быть использовано дл  контрол  микропроцессоров. Цель изобретени  - расширение области применени  за счет обеспечени  возможности контрол  процессорных элементов, а также повьш1ение достоверности контрол . Устройство содержит генератор тактовых импульсов, генератор .тестов, блок записи эталона, мультиплексор, регистры входных воздействий, блок сравнени , элемент индикации. В устройстве предусмотрен контроль короткого замыкани  на входных контактах контролируемого блока. Перед сравнением выходные данные мультиплексируют . Аналогично в блоке записи эталона эталонна  реакци  предварительно подвергаетс  мультиплексированию. 1 з.п. ф-лы, 3 ил. (Л СО со со

Description

Изобретение относитс  к цифровой вычислительной технике, в частности к устройствам дл  проверки узлов цифровых вычислительных машин, а также микропроцессоров.

Цель изобретени  - расширение области применени  за счет обеспечени  возможности контрол  процессорных элементов, а также повышение достоверности контрол  за счет вы влени  ситуаций короткое замыкание и обрыв.

На фиг. 1 показана функциональна  блок-схема устройства; на фиг.2- схема блока управлени J на фиг. 3 - схема блока записи эталона.

Устройство (фиг. 1) содержит генератор 1 тактовых импульсов, элементы И 2, 3, 4, группы элементов И 5, 6, элемент И 7, группу элементов И 8, элемент И 9, элементы ИЛИ 10 и 11, счетчики 12 и 13, блок 14 управлени , триггер 15, блок 16 записи эталона, блок 17 пам ти тестов, регистр 18 управлени , регистр 19 синхронизации, двунаправленный регистр 20, регистр 21 подтверждени  наличи  синхронизации, блок 22 сравнени , элементы 23 и 24 индикации, контролируемый логический блок 25, генератор 26 тестов (образован счетчиком 13 и блоком 17), мультиплексор 27, шину 28 разрешени  перехода к следующему адресу тестового набора при обнаружении ошибки на предыдущем адресе устройства, элемент ИЛИ 29, выходы 30-41 блока управлени , группу адресных входов 42-46 блока запи35 того, чтобы при дальнейшем сравнен мультиплексированной информации вы вать ситуации короткое замыкание и обрыв на входах контролируемог блока 25, Б блок записи эталона за

си эталона, формирователь 47 импульса (образован триггером 15 и элемен- Описываетс  также эталонный отклик.

том ИЗ), группу адресных входов 48- 52 блока записи эталона.

Блок управлени  (фиг. 2) содержит дешифратор 53, коммутатор 54, обра- зованньш элементами И 55-61.

Блок записи эталона (фиг. 3) содержит регистр 62 синхронизации, регистр 63 данных, регистр 64 эталонного отклика, регистр 65 эталонного си нала синхронизации, группы элементов И 66-70, элемент ИЛИ 71, 72, регистр .73 управлени , мультиплексор 74 (образован группами элементов И 66-70 и элементом ИЛИ 71).

При осуществлении контрол  цифрового блока, в качестве которого может выступать люба  серийно вьшуска- ема  микросхема, а также готовьй узе

издели , необходимо произвести целый р д подготовительных действий,прежде чем подать тестовую последовательность или тестовую команду. К подготовительным действи м можно отнести начальный сброс, установку, задание режима работы и т.п. Затем происходит подача тестовой информации нар ду с адресами, а прием информации осуществл етс  по синхросигналу.

В соответствии с этим регистр 19 служит дл  записи тестового синхросигнала Регистр 18 служит дл  записи сигна.пов управлени  (сброс, установка и т.д.), а также дл  сигналов тестового воздействи  и сигнала признака разрешени  приема отклика контролируемого цифрового блока. Двунаправленный регистр 20 служит дл 

подачи (ввода) тестовой информации, а также дл  записи (вывода) информации , переданной контролируемым блоком . В случае, когда в качестве контролируемого блока выступает процессорный элемент, двунаправленный регистр подклю.чен к интерфейсной части процессорного элемента. Регистр 21 служит дл  приема сигнала синхронизации , который подтверждает приход

синхросигнала на контролируемый цифровой блок 25.

В блок 16 записи эталона поступает та же информаци , что и на регистры 18, 19 и 20. Это необходимо дл 

того, чтобы при дальнейшем сравнении мультиплексированной информации вызвать ситуации короткое замыкание и обрыв на входах контролируемого блока 25, Б блок записи эталона записываетс  также эталонный отклик.

50 рззом.

который 1 дальнейшем в мультиплексированном виде будет сравниватьс  с откликом контролируемого блока 25, поступающего на группу элементов 8 в мультиплексоре 27. В блок записи эталона, кроме того, записываетс 

рззом.

эталонный: синхросигнал.Устройство работает следующим об50 рззом.

По сигналу Сброс, подаваемому на вход сброса устройства, останавливаетс  генератор t, обнул ютс  счетчики 12 и 13, формирователь 47 lj переходит в разрешенное состо ние. По сигналу Пуск, подаваемому на вход пуска устройства, генератор 1 начинает свою работу, при этом син- хросигнадгы начинают поступать на

счетные входы счетчиков 12, 13 и управл ющий вход коммутатора 54 блока управлени .

По адресу сформированному в счетчике 13,иэ блока 17 выбираетс  тестовое воздействие, которое записьта- етс  в регистры 18, 19 и 20 и регистры 73, 62 и 63 блока 16. Одновременно с записью в регистр 64 блока 16 происходит сброс регистра 21, а с записью в регистр 65 блока 16 происходит синхронизаци  регистра 19, в результате чего провер емый блок выполн ет указанную тестовую команду.

На выходе 31 коммутатора 54 формируетс  сигнал блокировки формировател  47, в результате чего блокируетс  прохождение синхроимпульсов на синхровход генератора 26 тестов, и, следовательно, считывание тестовых воздействий и эталонных ответов заканчиваетс .

Устройство переходит к проверке результатов выполненной операции, котора  происходит следующим образом . На выходах 37-41 дешифратора 53 последовательно образуютс  сигналы , обеспечиваЕощие, с одной стороны , подключение к выходу блока 16 одного из регистров 73, 62-65 и, с другой стороны, обеспечивающие мультиплексирование информации через мультиплексор 27. Кроме того, при наличии единичных сигналов на адресных входах 48-52 блока 16 на выходе признака наличи  информации на адресных входах (выход элемента ИЛИ 72) образуетс  единичный сигнал,разешающий выдачу информации о результате сравнени  с выхода Неравно блока 22. Таким образом, на один из входов блока 22 поступают эталонные, ответы, а на другой вход - результаты тестового воздействи , В том случае , если данные не совпадают, то блок 22 сравнени  формирует сигнал, юступающий на вход элемента И 2 и запрещающий прохождение синхросигнаов . При этом элементы 23 и 24 иникации обеспечивают наблюдение расождений . Продолжение тестировани  беспечиваетс  путем подачи сигнала на шину 28 устройства, в результате его увеличиваетс  содержимое счетчика 12, и процесс контрол  продолжаетс . По окончании анализа результаов операции на выходе 30 коммутато903334

ра образуетс  сигнал разрешени  дл  формировател  47 и обнулени  счетчика 12. Таким образом, устройство готово к загрузке нового тестового воз- 5 действи .

Дл  обеспечени  управлени  двунаправленным регистром 20 в регистре 18 один из разр дов предназначаетс  дл 

fO указани  разрешени  к открыванию регистра 20. Сигнал с выхода этого разр да поступает на вход элемента И 4, а на второй вход элемента И 4 поступает -сигнал с выхода признака запроса

15 на ввод следующего тестового воздействи  блоком 25. Таким образом, исключаетс  несвоевременна  выдача данных блоку 25, котора  может привести к недопустимым открывани м двух выхо20 дов. Таким образом, контроль выходных данных регистров 18, 19 и 20 позвол ет вы вл ть короткие замыкани  входных цепей провер емого устройства.

25

Claims (1)

1. Устройство дл  контрол  цифровых блоков, содержащее генератор тактовых импульсов, формирователь импульса , первый элемент И, генератор тестов , счетчик, первый элемент ИЛИ,блок сравнени , два элемента индикации и блок управлени , содержащий дешифратор , причем вход начальной установки

устройства соединен с входом установки генератора тестов, выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен со счетным входом счетчика,выход Неравно блока сравнени  соединен с вторым входом первого элемента И, отличающеес  тем,

что, с целью расширени  области применени  за счет обеспечени  возможности контрол  процессорных элемен- тов, а также повышени  достоверности контрол  за счет вы влени  ситуаций

короткое замыкание и обрыв на входах контролируемого цифрового блока, устройство содержит второй элемент И и второй элемент ИЛИ, блок записи эталона, двунаправленный регистр , регистр управлени ,регистр синхронизации, мультиплексор, регистр подтверждени  наличи  синхронизации , а блок управлени  содержит коммутатор, причем разр дные выходы

счетчика соединены с информационными входами дешифратора, перва  группа выходов которого соединена с информационными входами коммутатораJ управл ющий вход которого соединен с выходом первого элемента ИЛИ, выход генератора тактовых импульсов соединен с синхровходом формировател  импульсов, вход разрешени  которого соединен с выходом второго элемента ИЛИ и входом сброса счетчика , выход формировател  импульсов соединен с входом синхронизации генератора тестов, второй вход первог элемента ИЛИ соединен с шиной разре шени  перехода к следующему адресу тестового набора при обнаружении ошибки на предыдущем адресе устройства , выходы пол  синхронизации генератора тестов соединены с первой группой информационных входов блока записи эталона и информационными . входамк регистра синхронизации, выходы ПОЛЯ управлени  генератора тестов соединены с второй группой ин- формационных входов блока записи эталона и с информационными входами регистра управлени , выходы пол  .тестового воздействи  гененатора тестов соединены с третьей группой ин- формационных входов блока записи эталона и с первой группой информационных входов - выходов двунаправленног регистра,,выходы пол  эталонного отклик и выходы пол  эталонной син- хронизации генератора тестов соединены с четвертой и п той группами информационных входов блока записи эталона, перва  группа адресных входов которого соединена с второй труп пой выходов дешифратора и адресными входами мультиплексора, выход которого соединен с входом первого злемен- та индикации и с первым информационным входом блока сравнени , вход раз решени  которого соединен с входом признака наличи  информации на адресных входах блока записи эталона, выход признака наличи  информации на информационных входах которого соединен с вторым информационным входом блока сравнени  и входом второго элемента индикации, первый выход коммутатора соединен с входом блокировки формировател  импульсов, второй выход коммутатора соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с входом начгшьной установки устройства и входом начальной установки генератора тактовых импульсов, вход пуска которого соединен с входом пуска устройства, третий, четвертьш, п тый шестой и седьмой выходы коммутатора соединены с второй группой адресных входов блока записи эталона, с входом записи регистра синхронизации, входом сброса регистра подтверждени  наличи  синхронизации, входом синхронизации регистра синхронизации, входом синхронизации регистра управлени  и входом синхронизации двунаправленного регистра соответственно, выход регистра синхронизации соединен . с первым информационным входом мультиплексора , входом синхронизации контролируемого цифрового блока, входы сброса, установки, разрешени , блокировки , задани  режима работы, записи - считывани  которого соединены с первой группой выходов регистра управлени , втора  группа выходов которого соединена с группой адресных входов контролируемого цифрового блока и с первой группой информационных входов мультиплексора, выход признака разрешени  приема отклика контролируемого цифрового блока регистра управлени  соединен с первым входом второго элемента И, вьпсод которого соединен с входом разрешени  двунаправленного регистра, втора  группа информационных входов - выходов соединена с информационными входами-выходами :онтролируемого цифрового блока и с второй группой информационных входов мультиплексора, выход признака запроса на следующую команду контролируемого цифрового блока соединен с вторым входом второго элемента И, информационные выходы контролируемого цифрового блока соединены с третьей группой информационных входов мультиплексора, второй информационный вход которого соединен с выходом- регистра подтверждени  наличи  синхронизации ,, информационный вход которого соединен с вьЪсодом признака приема синхросигнала контролируемого цифрового блока,

2, Устройство по п. 1, о т л и - . чающеес  тем, что блок записи эталона содержит п ть регистров, мультиплексор и элемент ИЛИ, причем адресные; входы мультиплексора и входы элемента ИЛИ соединены с первой груп71

пой адресных входов блока, выход эле мента ИЛИ и выход мультиплексора

соединены с выходом признака наличи  информации на адресных входах блока и выходом наличи  информации на информационных входах блока, перва , выгора , трет1, , четверта  и п та  группы информационных входов мультиплексора соединены с выходами первого , второго, третьего, четвертого и

2903338

п того регистров соответственно, информационные входы этих регистров соединены с группами информационных входов блока с первой по п тую включительно , входы второй адресной группы блока соединены с входами синхронизации первого, второго, третьего , четвертого и п того регистров соответственно.

18,

jK

иг.1