SU1418721A2 - Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте - Google Patents
Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте Download PDFInfo
- Publication number
- SU1418721A2 SU1418721A2 SU874176740A SU4176740A SU1418721A2 SU 1418721 A2 SU1418721 A2 SU 1418721A2 SU 874176740 A SU874176740 A SU 874176740A SU 4176740 A SU4176740 A SU 4176740A SU 1418721 A2 SU1418721 A2 SU 1418721A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- switch
- unit
- register
- output
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Изобретение относитс к вычислительной технике, а именно к устройствам управлени накопител ми на магнитной ленте. Целью изобретени вл етс сокращение времени локализации неисправности. Устройство содержит два блока приемопередатчиков, блок регистров, блок циклического контрол , блок хранени признаков состо ни , генератор тактовых импульсов, блок синхронизации, регистр хранени режимов контрол ,-триггер управлени синхронизацией, коммутатор контролируемых сигналов, коммутатор сигналов сброса, блок триггеров запоминани динамических сигналов, блок управлени синхронизацией, имитатор накопител , коммутатор режима диагностировани , два элемента И, два элемента НЕ, элемент ИЛИ, элемент И-НЕ. I ил. (П
Description
1
: . Изобретение относитс к вычисли- телыюй технике, а именно к устрой- |ствам управлени накопител ми на ма ниткой ленте, и вл етс усовершенствованием известного устройства, по авт.св. N 1 142839.
Цель изобретени - повышение быстродействи за счет сокращени времени локализации неисправностей.
На чертеже представлена структурна схема устройства дл сопр жени вычислительного комплекса с накопителем на магнитной ленте.
Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте содержит первый блок 1 приемопередатчиков, блок 2 регистров, блок 3 циклического контрол , блок 4 хранени признаков состо ни , генератор 5 тактовых импульсов , блок 6 синхронизации, включающий в себ синхронизатор 7 записи.
синхронизатор
воспроизведени , синхронизатор 9 работы накопителей, . второй блок 10 приемопередатчиков, регистр 1 Г хранени режимов контрол триггер 12 управлени синхронизацией коммутатор 13 контролируемых сигналов , коммутатор 14. сигналов сброса, блок 15 триггеров запоминани динамических сигналов, блок 16 управлени синхронизацией, первый элемент И 17, элемент ИЛИ 18, второй элемент И 19, первый элемент НЕ 20, имитатор 21 накопител , коммутатор 22 режима диагностировани , состо щий из резистора 23 к переключател 24, второй элемент НЕ 25, элемент И-НЕ 26.
Коммутатор 22 режима диагностировани предназначен дл создани двух режимов диагностировани ,
. Резистор 23 служит дл создани напр жени , соответствующего логической 1 или логического О на входе второго элемента НЕ 25 при выключенном ил и включенном переключателе 24 соответственно,
В качестве переключател 24 может быть использован переключатель, например типа ВДМ1-2, устанавливаемый на плате печатного монтажа. В качестве резистора 23, например, может быть использоваН резистор МЛТ-0,125-1 ком ± t 5%.
Устройство работает следующим об разом.
При работе устройства в комплексном режиме регистр 11 сброшен, та ,- 5
10
15
20
, ,
25
30
35
40
45
ь ±
50
55
КИМ образом, высокий логический уровень на выходе первого элемента НЕ 20 через элемент HJBi 18 поступает на первый вход второго элемента И 19 и разрепшет поступление управл ющей частоты от генератора 5 на входы блока 6 синхронизации. Таким образом, обеспечиваетс синхронизаци .обмена данными между шиной вычислительного комплекса и накопител ми. Положение переключател 24 на работу устройства в комплекс ном режиме никакого вли ни не оказывает, так как регистр 11 хранени режимов контрол сброшен, то по вление сигнала низкого уровн на втором входе элемента И-НЕ 26 независимо от уро вн сигнала на первом входе этого элемента вызывает по вление на выходе элемента И-НЕ 26 сигнала логической I, поступающего на входы вычитани блока 2 регистров.
Дл облегчени и ускорени процесса отыскани возможных неисправностей устройства в нем предусмотрены два диагностических режима (в зависимости от положени переключател 24), позвол ющие проследить за состо нием группы наиболее важных по функциональному назначению триггеров и сигналов, именуемых контролируемьши точками и динамическими сигналами, во врем вьшолнени команды.
Управление работой устройства в обоих режимах диагностировани осуществл етс под действием диагностической программы, котора перед началом диагностировани вводитс в оперативную пам ть процессора.
Диагностирование аппаратуры происходит без участи накопителей на магнитной ленте, а необходимые сигналы вырабатываютс имитатором 21 накопи-. тел ,
При включенном переключателе 24 устройство работает в шаговом режиме диагностировани , где под шагом подразумеваетс следующее: через блок 1 программа загружает управл ющую информацию , необходимую дл выполнени текущего шага, в регистр 11 и параллельно через единичный вход запускаетс триггер 12 управлени синхронизацией . Характерна особенность режима диагностировани - останов всех синхронизаторов (7-9) устройства, который осуществл етс по приходу од3 , 14
ного из сигналов-сброса на .вход коммутатора 14 сигналов,
В указанном режиме диагностировани под действием управл юьцей информации , занесенной в регистр 11, создаютс УСЛОВИЯ дл запуска триггера 12 управлени синхронизацией и прохода через второй элемент И 19 частоты от генератора 5 тактовых импульсов на входы синхронизаторов 7- 9, и все схемы устройства функционируют согласно их назначению и схемной реализации. При работе схем устройства вырабатываютс сигналы сброса триггера 12 управлени синхронизацией , которые прои,звольно подбираютс из совокупности сигналов устройства при составлении диагностической программы. Сброшенный триггер
12управлени синхронизацией останавливает работу синхронизирующих схем устройства и все провер емые сигналы наход тс в статичеком состо нии до следующего запуска триггера 12 управлени синхронизацией. Обнуление этого триггера разрешает программе начинать опрос сигналов контролируемых точек устройства. Реформаци о состо нии контролируемых сигналов устройства поступает от коммутатора
13контролируемых сигналов и блока 15 .триггеров запоминани динамических
сигналов через первый блок 1 приемопередатчиков в оперативную пам ть процессора, где она обрабатываетс диагностической программой. Прин та в оперативную пам ть информаци сравниваетс программным путем с эталонной и в случае несовпадени формируетс соответствующее ошибочной ситуации сообщение, выводимое на видеотерминал , вход щий в состав ВК или на другое выходное устройство.
После получени сообщени , выводимого на. экран диспле , о наличии неисправности устройства переключаетс в другой (динамический) режим диагностировани при помощи переключател 24.
При включенном переключателе 24 сигнал логической единшда с выхода элемента НЕ 25 поступает на адресный вход коммутаора 14 сигналов сброса, блокиру сброс синхронизатора, а также поступает на первый вход элемен1 .
та И-НЕ 26, После загрузки диагностической программы в регистр хранени режимов контрол нулевой разр д данного регистра в виде сигнала логи„
че.скои единицы поступает на второй
вход элемента И-НЕ 26 и с его выхода сигнал логического нул поступает на вход вычитани блока 2 регистров
(т,е. на входы регистра текущего адреса пам ти и счетчиков байтов, вход щих в блок 2 регистров), Поступление сигнала логического нул на входы вычитани регистра текущего
адреса пам ти и счетчика байтов запрещает в них изменение текущего адреса пам ти и счета в счетчике байтов . При этом регистр текущего адреса пам ти и счетчика байтов не могут
достичь переполнени , а это равно - сильно тому, что устройство выполн ет , команды зап.иси или чтени зон бесконечной длины. Это позвол ет при.наличии неисправности па основаНИИ полученной ранее информации (в. первом диагностическом режиме) о контрольной точке вести поиск неисправного элемента в динамическом режиме при помощи осциллографа, счетчика и других средств.
Claims (1)
- Формула изобретениУстройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте по авт. ев, №1 142839., отличающеес тем, что, с целью повышени быстродействи за счет сокращени времени локализациинеисправностей, в него-введены коммутатор режима диагностики, элемент И-НЕ, второй элемент НЕ, причем адресный вход коммутатора сигналов сброса соединен с выходом второго .элемента НЕ и с первым входом элемента И-НЕ, второй вход которого соединен с выходом соответствующего разр да регистра хранени режимов контрол , а выход - с вычитающим входом блока регистров, вход второго элемента НЕ соединен с выходом коммутатора режима диагностики, первый и второй информационные входы которого подключены к шинам нулевого и единичного потенциалов устройства соответственно .НМЛ ВК
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874176740A SU1418721A2 (ru) | 1987-01-05 | 1987-01-05 | Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874176740A SU1418721A2 (ru) | 1987-01-05 | 1987-01-05 | Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU1142839 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1418721A2 true SU1418721A2 (ru) | 1988-08-23 |
Family
ID=21278672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874176740A SU1418721A2 (ru) | 1987-01-05 | 1987-01-05 | Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1418721A2 (ru) |
-
1987
- 1987-01-05 SU SU874176740A patent/SU1418721A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 1142839, кл. G 06 F 12/00, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4139818A (en) | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof | |
US3618015A (en) | Apparatus for discriminating between errors and faults | |
US4342112A (en) | Error checking circuit | |
US3843893A (en) | Logical synchronization of test instruments | |
KR870000114B1 (ko) | 데이타 처리 시스템 | |
JPS59131255A (ja) | クロツク選択制御回路 | |
SU1418721A2 (ru) | Устройство дл сопр жени вычислительного комплекса с накопителем на магнитной ленте | |
JP3115570B2 (ja) | 印刷機用デイジタル制御システムの信号入出力回路 | |
US4868825A (en) | Method for simulating an open fault in a logic circuit comprising field effect transistors and simulation models for implementing the method | |
JPS59168995A (ja) | 記憶装置 | |
SU632093A1 (ru) | Устройства дл обнаружени первого событи | |
SU1619279A1 (ru) | Устройство дл имитации неисправностей | |
SU634291A1 (ru) | Устройство дл контрол электрического монтажа | |
JPS6213697B2 (ru) | ||
SU1425682A1 (ru) | Устройство дл тестового контрол цифровых узлов | |
RU2093885C1 (ru) | Устройство для имитации отказов и внутрисхемного тестирования элементов дискретной аппаратуры | |
JPS6161426B2 (ru) | ||
SU1751761A1 (ru) | Асинхронное автоматическое устройство дл контрол цифровых систем | |
SU1336037A1 (ru) | Устройство дл контрол электрического монтажа | |
SU1168952A1 (ru) | Устройство дл контрол дискретной аппаратуры с блочной структурой | |
SU1247898A2 (ru) | Устройство дл контрол цифровых блоков | |
SU1698842A1 (ru) | Устройство дл контрол соединений в электрическом монтаже | |
JPS58143425U (ja) | 保護リレ−の監視装置 | |
JP2572386B2 (ja) | 故障診断装置 | |
JPS5827536B2 (ja) | ステ−ジトレ−サ |