SU1108451A1 - Устройство дл автоматического поиска дефектов в логических блоках - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ПОИСКА ДЕФЕКТОВ В ЛОГИЧЕСКИХ БЛОКАХ, содержащее блок пам ти, блок выбора адреса, дискриминатор выходных сигналов, блок сравнени , и блок управлени , первый и второй выходы которого соединены соответственно со входом блока выбора адреса и управл юпщм входом блока пам ти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса, отличающеес  тем, что, с целью расширени  области применени  устройства, в него введены регистр команд, посто нна  пам ть сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведени , теста, блок элементов И разрешени  кнопка Пуск и блок предварительного анализа, причем первый, второй, третий, четвертый управл ющие выход блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управлени , со вторым входом блока управлени  и синхровходом блока пам ти , перва , втора  и треть  группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, перва  и втора  группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока пам ти, втора  группа информационных входов которого соеди (Л нена с группой выходов блока элементов И разрешени , первый вход которого соединен с выходом блока сравнени , перва  группа входов которого о соединена с группой выходов регистра сжатых эталонных сигналов, группа информационных входов которого соединена с первой группой выходов посто нной пам ти сжатых данных, втора , 00 4 треть  и четверта  группы выходов которого соединены соответственно с СЛ первой, второй и третьей группами входов блока воспроизведени  теста, первый, второй и третий выходы которого соединены соответственно с третьим, четвертым и п тым информационными входами коммутатора точек, первьй, второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока предваритепьного анализа и со входом дискриминатора вькодных сигналов , выход которого соединен со входом сумматора по модулю два, выход

Description

которого соединен с первым информационньт входом регистра сжатых выходных сигналов, группа выходов которого соединена со второй группой входов блока сравнени  и с группой входов су матора по модулю два, перва  и втора  группы вых.одов регистра команд соединены соответственно с группой входов.посто нной пам ти сжатых данных и с группой входов блока элементов И разрешени  и второй групцой информационных входов коммутатора точек , информационный вход устройства соединен с третьим входом блока управлени , третий, четвертый, п тый, шестой , седьмой, восьмой, дев тый, дес  тый , одинна,ццатый выходы которого :соединены соответственно с управл ющим входом регистра команд, с управл ющим входом регистра начальных условий, с управл ющим входом коммутатора точек, с управл ющим входом блока предварительного анализа, со входом посто нной пам ти сжатых данных, с управл ющим входом регистра сжатых эталонных сигналов, с управл ющим входом регистра сжатых выходных сигналов , с первым и вторым входами блока воспроизведени  теста, четвертый вход блока управлени  соединен с выходом кнопки Пуск, группа выходов коммутатора точек и группа выходов регистра начальных условий образуют контрольную группу выходов устройства треть  группа информационных входов коммутатора точек  вл етс  контрольНой группой входов устройства, причем блок управлени  содержит два распределител  импульса, генератор импульсов, три триггера, дешифратор, |три элемента И,п ть элементов ИЛИ, причем выход генератора импульсов соединен с первыми входами первого и второго элементов И, второй вход и выход первого элемента И соединены соответственно с пр мым выходом первого триггера и со входом первого распределител  импульсов, первый - п тый выходы которого соединены соответственно с первыми входами первого четвертого элементов ИЛИ и с шестым выходом блока управлени , единичный вход первого триггера соединен с четвертым входом блока управлени  и нулевым входом третьего триггера, единичный вход и инверсный выход которого соединены соответственно со вторым входом блока управлени  и с первым входом третьего элемента И,

выход которого соединен с единичным входом второго триггера, пр мой выход которого соединен со вторым входом второго элемента И, выход которого соединен со входом второго распределител  импульсов, первый - одиннадцатый выходы которого соединены соответственно со вторыми входами первого, второго и третьего элементов ИЛИ, с четвертым выходом блока управлени , с первым входом п того элемента ИЛИ, с восьмым выходом блока управлени , со вторыми входами четвертого и п того элементов ИЛИ, с дес тым, одиннадцатым и дев тым выходами блока управлени , второй вх третьего элемента И соединен с первы входом блока управлени  и с нулевым входом первого триггера, нулевой вход второго триггера соединен через дещифратор с третьим входом блока управлени , вьгходы первого - п того элементов ИЛИ соединены соответственн с первым,вторым,третьим,седьмым и п тым выходами блока управлени , приче блок предварительного анализа содержит регистр, семь счетчиков, три схемы сравнени , делитель частоты, сумматор, узел управлени , узел измерени , четыре группы элементов И, группу элементов И-НЕ, три группы элементов ИЛИ, элемент НЕ, два элемента И, три элемента ИЛИ, причем группа выходов регистра соединена с группами информационных входов первого - четвертого счетчиков и с первой группой входов первой схемы сравнени  выход которой соединен с первым входом узла управлени  и с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с суммирующим входом п того счетчика, группа выходов которого соединена с первыми входами соответствующих элемен тов ИЛИ первой группы, с первой группой входов второй схемы сравнени  и с первой группой входов третьей схемы сравнени , выход которой соединен с первыми входами элементов И первой группы, вьгходы которых соединены с первыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с первой группой информационных выходов блока предварительного анализа, группа выходов третьего счетчика соединена соответственно с первой группой входов узла управлени  и с группой информационных входов делител 

частоты, выход которого соединен с суммирующим входом шестого счетчика, группа выходов которого соединена со второй группой входов узла управлени , с первыми входами соответствующих элементов И-НЕ группы и первыми входами элементов И второй группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, выходы элементов И-НЕ группы соединены со вторыми входами соответствующих элементов ИЛИ третьей группы , выходы которых соединены с группой входов- сумматора, группа выходов которого соединена с группой информационных входов седьмого счетчика, группа выходов которого соединена с первыми входами соответствующих элементов И третьей группы, со вторыми входами соответствующих элементов ИЛИ первой группы и со второй группой входов второй схемы сравнени , выход которой соединен со вторыми входами элементов И третьей группы, выходы которых соединены со вторыми входами соответствующих элементов ИЛИ второй группы, группа выходов второго счетчика соединена с третьими входами соответствующих элементов ИЛИ второй группы и со второй группой входов первой схемы сравнени , группа выходов первого счетчика соединена со вторыми входами соответствующих элементов И первой группы и со второй группой входов третьей схемы сравнени , вы|ходы элементов ИЛИ первой группы соединены с первыми входами соответству кндих элементов И четвертой группы, выходы которых соединены со второй группой информационных выходов блока предварительного элемента, вход узла измерени  соединен со вторым контроль1ным входом блока- предварительного анализа, вход-выход узла измерени  |соеданены с первым входом первого |элемента И и через элемент НЕ с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента И и со вторым входом узла управлени , выход первого элемента ИЛИ соединен с вычитающим входом четвертого счетчика , выход переноса которого соединен с третьим входом узла управлени  и третьим управл ющим выходом блока предварительного анализа, выход переноса третьего счетчика соединен.с четвертым входом узла управлени , выход переноса первого счетчика соединен с п тым входом узла управлени , выход переноса шестого счетчика соединен с шестым входом узла управлени , управл ющий вход блока предварительногь анализа соединен с седьмым входом узла управлени , группа информационных входов регистра  вл етс  группой информационных входов блока предварительного анализа, первый контрольный вход блока предварительного анализа соединен с первым входом первого элемента И, первый - восемнадцатый выходы узла управлени  соединены соответственно с первым управл ющим выходом блока предварительного анализа , со вторым управл ющим выходом блока предварительного анализа и вторым входом первого элемента И, со входами разрешени  записи третьего и четвертого счетчиков, с суммирую- , гщм входом третьего счетчика, со разрешени  записи первого счетчика , первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, с вычитающим входом первого счетчика и третьими входами элементов И первой группы, с вычитающим входом третьего счетчика, со вто рыми входами элементов И второй , со вторыми входами элементов ИНЕ группы, со входом разрешени  записи седьмого счетчика, с вычитающим входом седьмого счетчика, со входом разрешени  записи регистра, со входом разрешени  записи второго счетчика и вторым входом второго эле мента ИЛИ, с суммирующим входом второго счетчика, с вычитающим входом шестого счетчика и суммирующим входой седьмого счетчика и третьими входами элементов И третьей группы, со вторым входом второго элемента И, с управл ющим входом делител  частоты, со вторыми входами элементов И четвертой группы и четвертым управл ющим выходом блока предварительного анализа .

2, Устройство по п. 1, отличающеес  тем, что узел управлени  блока предварительного анализа содержит регистр сдвига, четьфе распределител  импульсов, два дешифратора, дес ть триггеров, семнадцать элементов И, п ть элементов ИЛИ, два генератора импульсов, причем выход первого генератора импульсов соединен с первыми входами первого, второго.

трьтьегс.) н чс I icpTiifo элементов И, выход Я1(рого генератора импульсов соединен с синхронизирующим входом первого триггера и первыми входами п того - дев того элементов И, второй вход и выход п того элемента И соединены соответственно с пр мым выходом второго триггера и со входом первого распределител  импульсов , первьгй, второй, третий, четвертый выходы которого соединены соответственно с первым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, с единичным входом третьего триггера, с нулевым входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом четвертого триггера, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со входом второго распределител  импульсов , первый и второй выходы которого соединены соответственно с п тым выходом узла и с единичным входом п того триггера, выход которого соединен со вторым входом второго элемента И, выход которого соединен :С шестым выходом узла, первый вход дес того элемента И соединен со вторым входом блока, первым входом четвертого элемента ИЛИ, информационным входом первого триггера, первым входом одиннадцатого элемента И и еди:ничньм входом швстого триггера, пр мой выход которого соединен со вторы входом седьмого элемента И, выход которого соединен со входом третьего .распределител , первый, второй, третий , четвертый, п тый, шестой, седьмой выходы которого соединены соотвественно с семнадцатым выходом узла и вторым входом второго элемента ИЛИ с единичным входом седьмого триггера с первыми входами двенадцатого и тринадцатого элементов И, с дес тым выходом узла, с единичным входом восьмого триггера, с первым входом четырнадцатого элемента И, с первым входом патнадцатого элемента И, выход KOTOрого соединен со вторым входом третьего элемента ИЛИ, нулевым вход ом шее то (Го триггера и первым входом п того элемента ИЛИ, выход которого соединен с восемнадцатым выходом узла, нулевой вход восьмого триггера соединен о шестым входом уэла, а пр мой выход со вторым входом третьего элемента И выход которого соединен с п тнадца1

тым выходом узла, нулевой вход седьмого триггера соединен с четвертым входом узла, а пр мой выход - со втог рым входом четвертого элемента И, выход которого соединен с седьмым выходом узла, нулевой вход третьего триггера соединен через первый дешифратор с первой группой входов узла, а пр мой выход - со вторьм входом первого элемента И, выход которого соединен с четвертым выходом узла, вторые входы четырнадцатого и п тнадцатого элементов И соединены через второй дешифратор со второй группой входов узла, выход четьфнадцатого элемента И соединен с одиннадцатым выходом узла, второй вход четвертого элемента ИЖ соединен с третьим входом узла, третьим входом второго элемента ИЛИ и входом регистра сдвига, первый выход которого соединен с первым входом шестнадцатого элемента И, шестнадцатым выходом узла и вторым входом дес того элемента И, второй выход - с первым входом семнадцатого элемента И, вторьм входом одиннадцатого элемента И и первым выходом узла, а третий выход - со вторым выходом узла, второй вход семнадцатого элемента И соединен с седьмым входом узла и вторым входом шестнадцатого элемента И, а выход - с единичным входом дев того триггера, пр мой выход которого соединен со вторым входом восьмого элемента И, выход которого соединен со входом четвертого распределител  импульсов, первый и второй выходы которого соединены со ответственно с тринадцатым выходом узла и со вторым входом первого элемента ИЛИ,а третий выход - с нулевым входом дев того триггера и единичным входом дес того триггера,нулевой вход и пр мой выход которого соединены соответственно с первым входом узла и со вторым входом дев того элемента И, выход которого соединен с четырнадцатым выходом узла, пр мой выход первого триггера соединен со вторьм входом двенадцатого элемента И, выход которого соединен с восьмым выходом узла, инверсный выход первого триггера соединен с третьим входом четырнадцатого элемента И и вторым входом тринадцатого элемента И, выход которого соединен с дев тым выходом узла, нулевой вход п того триггера соединен с п тым входом узла, выход шестнадцатого элемента И соединен с единичным входом второго триггера, выход дес того элемента И соединен со вторым входом п того элемента ИЛИ, .выход второго элемента ИЛИ соединен с третьим выходом узла, выход первого элемента ИЛИ соединен с двенадцатым выходом узла, выход четвертого элемента ИЛИ соединен с нулевым входом четвертого триггера, выход одиннадцатого элемента И соединен с третьим входом п того элемента ИЛИ. 3. Устройство по п, 1, отличающеес  тем, что узел измерени  блока предварительного аналиэа содержит эталонный резистор, операционный усилитель, двуханодный стабилитрон и источник опорного напр жени , причем выход источника опорного напр жени  соединен через эталонный резистор с первым выводом дву анодного стабилитрона, со входом узла и с инвертирующим входом операционного усилител , выход которого соединен со вторым вьтодом двуханодного стабилитрона и со входом-выходо узла. А. Устройствб по п. 1, отлич ющеес  тем, что блок воспроизведени  теста содержит два регистра сумматор по модулю два, два счетчика распределитель импульсов, два триггера , группу элементов И, два элемента И, три элемента ИЖ и генератор импульсов, причем выход генератора импульсов соединен с первым входом первого элемента И, выход ко торого соединен с вычитаннцим входом первого счетчика, управл ющими входа ми первого и второго регистров, информационный вход второго регистра 51 соединен с выходом сумматора по модулю два, первый вход которого соединен с вькодом первого регистра, группа информационных входов которого соединена с третьей группой входов блока, первый вход второгоэлемента И соединен с .первым входом блока, а выход - со входами разрешени  записи первого регистра, второго счетчика и первого счетчика, выход переноса которого соединен с нулевым входом первого триггера, тактовым входом распределител  импульсов, установочным входом второго регистра и вычитающим входом второго счетчика, выход переноса которого соединен с установочным входом распределител  импульсов и единичным входом второго триггера, пр мой выход которого соединен со вторым входом второго элемента И, группа вьгходов второго регистра соединена со вторым входом сумматора по модулю два и первыми входами соответствующих элементов И группы, вторые входы которых подключены к соответствующим выходам распределител  импульсов, а выходы K соответствующим группам входов первого , второго и третьего элементов ИЛИ, выходы которьк соединены соответственно с первым, вторым и третьий выходами блока, нулевой вход второго триггера соединен со вторым входом блока и единичным входом первого триггера , пр мой выход которого соединен со вторым входом первого элемента И, группы информационных входов первого и второго счетчиков соединены соответственно с первой и второй группами входов блока.

Изобретение относитс  к вычислитель ной технике и может быть использовано дл  производственной проверки после сборки печатных узлов, содержащих цифровые интегральные схемы (ЦИС). Известны устройства дл  тестового контрол  логических блоков, которые содержат эталонный блок, схемы сравнени , коммутатор, регистр контролируемых параметров, блок формировани  временной задержки, блок индикации и вывода, блок управлени  и блок ввода D j. Недостаток этих устройств состоит в ограниченной области их применени . Наиболее близким к предлагаемому  вл етс  устройство дл  автоматического контрол  цифровых объектов, содержащее генератор тестов блок формировани  входных сигналов, эталонный блок, дискриминатор выходных сигналов , блок сравнени , блокблокировки, счетчик тактов, блок управлени , бло пам ти, блок ввода, блок .выбора адре са, причем первый, второй, третий и четвертый выходы блока управлени  соединены соответственно со входом генератора тестов, с первым входом блока формировани  входных сигналов с первым входом блока блокировки, со входом счетчика тактов, первый выход генератора тестов соединен со вт рым входом блока формировани  входны сигналов, третий вход которого соединен с первым выходом блока блокировки , выход блока формировани  вход ных сигналов соединен со входом эталонного блока и с выходом устройства вход устройства соединен со входом дискриминатора выходных сигналов, вы ход которого соединен с первым входом блока сравнени , второй и третий входы которого соединены соответственно с выходом эталонного блока, со вторым выходом блока блокировки, выход блока сравнени  соединен со входом блока управлени , п тый и шестой выходы которого соединены соответственно с первьм входом блока выбора адреса и с первым входом блок пам ти, первый, второй и третий выходы которого соединены соответствен но со вторым входом блока выбора адреса , со вторым входом генератора тестов, со вторым входом блока блокировки , выход блока ввода соединен со вторым входом блока пам ти, выход счетчика тактов соединен с третьим входом блока выбора адреса, выход которого соединен с третьим входом блока пам ти 2. Недост ком этого устройства, вопервых , вл етс  ограниченна  область применени , поскольку проверка контролируемого объекта производитс  в номинальном режиме и наличие некоторых типов неисправностей, например дефектов шин питани  ЦИС, приводит к повреждению ЦИС при подаче н них номинального напр жени  питани  Второй недостаток известных устройств состоит в низкой глубине поиска дефектов, вследствие чего невозможно установить дефект с точностью до корпуса ЦИС. Третий недостаток известных устройств состоит в их низкой надежности , поскольку наличие эталонного блока порождает проблемы, св занные с его аттестацией и сохранностью. необходимостью внесени  в него изменений и т.д. Целью изобретени   вл етс  расширение области применени  устройства , путем обеспечени  нераэрушающего характера проверки контролируемого блока, увеличени  глубины поиска дефектов и уменьшени  емкости пам ти устройства. Поставленна  цель достигаетс  тем, что в устройство, содержащее блок пам ти , блок выбора адреса, дискриминатору выходных сигналов, блок сравнени  и блок управлени , первый и второй выходы которого соединены со ответственно со входом блока выбора адреса и управл ющим входом блока пам ти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса , введены регистр команд, посто нна  пам ть сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведени  теста, блок элементов И разрешени , кнопка Пуск и блок предварительного анализа, причем первый, второй, третий, четвертьй управл ющие выходы блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управлени , со вторым входом блока управлени  и синхров7 :одом блока пам ти, перва , втора  и треть  группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, перва  и втора  группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока пам ти, втора  группа информационных входов которого соединена с группой выходов блока элементов И разрешени , первый вход которого соединен с выходом блока сравнени , перва  группа входов которого соединена с группой выходов регистра сжатых эталонных си г налов, группа информационных входов которого соединена с первой группой выходов посто нной пам ти сжатых данных, втора , треть  и четверта  группы выходов которого соединены соответственно с первой, второй и третьей группами входов блока воспроизведени  теста, первый, второй и третий вмхс-ДЫ которого соединены соответственно с третьим , четвертым н п тым информационными входами коммутатора точек, первый , второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока предварительного анализа и со входом дискриминатора выходных сигналов, выход которого соединен со входом сумматора по модулю два, выход которого соединен с первым информацион ным входом регистра сжатых выходных сигналов, группа выходов которого соединена со второй группой входов блока сравнени  и с группой входов сумматора по модулю два, перва  и втора  группы выходов регистра коман соединены соответственно с группой ВХОДОВпосто нного запоминающего уст ройства сжатых данных и с группой вх дов блока элементов И разрешени  и второй группой информационных входов коммутатора точек, информационный вход устройства соединен с третьим входом блока управлени , третий, чет вертьй, п тый, шестой, седьмой, вось мой, дев тый, дес тый, одиннадцатый выходы которого соединены соответственно с управл ющим входом регистр команд, с управл ющим входом регистр начальных условий, с управл ющим вхо дом коммутатора точек, с управл ющим входом блока предварительного анализа, со входом посто нной пам ти сжатых данных, с управл ющим входом регистра сжатых эталонных сигналов , с управл ющим входом регистра 1сжатьк выходных сигналов, с первым и вторым входами блока воспроизведени  теста, четвертый вход блока упра лени  соединен с выходом кнопки Пуск, группа выходов коммутатора точек и группа выходов регистра начальных условий образуют контрольную группу выходов устройства, треть  группа информационных входов коммутатора точек  вл етс  контрольной группой входов устройства, причем блок управлени  содержит три триггер два распределител  импульсов, дешифратор , три элемента И, п ть элементов ИЛИ и генератор импульсов, причем выход генератора импульсов соеди нен с первыми входами первого и второго элементов И, второй вход и вьжо 1 316 первого элемента И соединены соответственно с пр мым выходом первого триггера и со входом первого распределител  импульсов, первый - п тый выходы которого соединены соответственно с первыми входами первого четвертого элементов ИЛИц с шестым выходом блока управлени , единичный вход первого триггера соединен с четвертым входом блока управлени  и нулевым входом третьего триггера, единичный вход и инверсный выход которого соединены соответственно со вторым входом блока управлени  и с первым входом третьего элемента И, выход которого сор лмеи с единичным входом второго триггера, пр мой выход которого соединен со вторым входом второго элемента И, выход которого соединен .со входом второго распределител  импульсов, первый - одиннадцатый выходы которого соединены соответственно со вторыми входами первого, второго и третьего элементов ИЛИ, с четвертым выходом блока управлени , с первым входом п того элемента ИЛИ, с восьмым выходом блока управлени , со вторыми входами четвертого и п того элементов ИЛИ, с дес тым, одиннадцатым и дев тым выходами блока управлени , второй вход третьего элемента И соединен с первым входом блока управлени  и с нулевым входом первого триггера, нулевой вход второго триггера соединен через дешифратор с третьим входом блока управлени , выходы первого - п того элементов ИЛИ соединены соответственно с первым, вторым, третьим, седьмым и п тым выходами блока управлени , причем блок предварительного анализа содержит регистр, семь счетчиков, три схемы сравнени , делитель частоты , сумматор, узел управлени , узел измерени ,четыре группы элементов И, группу элементов И-НЕ, три группы элементов ИЛИ, элемент НЕ, два элемента И, три элемента ИЛИ, причем группа выходов регистра соединена с группами информационных входов первого - четвертого счетчиков и с первой группой входов первой схемы сравнени , выход которой соединен с первым входом узла управлени  и с первым входом первого элемента ИЛИ, выход второго элемента ИЛИ соединен с суммирующим входом п того счетчика,группа выходов которого соединена с первыми входами соответствующих элементов ИЛИ первой группы, с первой группой входов второй схемы сравнени  и с первой группой входов третье схемы сравнени , выход которой соединен с первыми входами элементов И первой группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ второй группы, выходы которых соединены с первой груп пой информациойных вькодов блока пре варительного анализа, группа выходов третьего счетчика соединена соответственно с первой группой входов узла управлени  и с группой информационны входов делител  частоты, выход кото рого соединен с суммирующим входом шестого счетчика, группа выходов которого соединена со второй группой входов узла управлени , с первыми входами соответствующих элементов И-НЕ группы и. первыми входами элемен тов И второй группы, выходы которых соединены с первыми входами соотвеаствующих элементов ИЛИ третьей группы , вькоды элементов И-НЕ группы coe динены со вторыми входами соответствующих элементов ИЛИ третьей группы , выходы которых соединены с группой входов сумматора, группа выходов которого соединена с группой информационных входов седьмого счетчика, группа выходов которого соединена с первыми входами соответствующих элементов И третьей группы, со вторыми входами соответствующих элементов ИЛИ первой группы и со второй группой входов второй схемы сравнени , выход которой соединен со вторыми входами элементов И третьей группы, выходы которых соединены со вторыми входами соответствующих элементов ИЛИ второй группы, группа выходо второго счетчика соединена с третьими входами соответствующих элементов . ИЛИ второй группы и со второй грзшпой входой первой схемы сравнени , группа выходов первого счетчика соединена со вторыми входами соответствующих элементов И первой группы и со второй группой входов третьей схемы сравнени , выходы элементов ИЛИ первой группы соединены с первыми входами соответствующих элементов И четвертой группы, выходы ко :торых соединены со второй группой информационных выходов блока предварительного анализа, вход узла измерени  соединен со вторым контрольным входом блока предварительного 1 51 8 анализа, вход-выход узла измерени  соединены с первым входом первого элемента И и через элемент НЕ с первым входом второго элемента И, выход которого соединен с первым входом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента И и со вторым входом узла управлени , выход первого элемента ИЛИ соединен с вьгчитающим входом четвертого счетчика, выход переноса которого соединен с третьим входом узла управлени  и третьим управл ющим выходом блока предварительного анализа, выход переноса третьего счетчика соединен с четвертым входом узла управлени , выход переноса первого счетчика соединен с п тым входом узла управлени , выход переноса шестого счетчика соединен с шестым входом узла управлени , управл ющий вход блока предварительного анализа соединен с седьмым входом узла управлени  группа информационных входов регистра  вл етс  группой информационных входов блока предварительного анализа , первый контрольный вход блока предварительного анализа соединен с первым входом первого элемента И, первый-восемнадцатый выходы узла управлени  соединены соответственно с первым управл ющим выходом блока предварительного анализа, со вторым управл ющим выходом блока предварительного анализа и вторым входом первого элемента И, со входами разрешени  записи третьего и четвертого счетчиков, с с -ммирующим входом третьего счетчика, со входом разрешени  записи первого счетчика, первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, с вычитающим входом первого счетчика и третьими входами элементов И первой группы, с вычитающим входом третьего счетчика, со вторыми входами элементов И второй группы, со вторыми входами элементов И-НЕ группы, со входом разрешени  записи седьмого счетчика, с вычитающим входом седьмого счетчика, со входом разрешени  записи регистра, со входом разрешени  записи второго счетчика и вторым входом второго элемента ИЛИ, с суммирук цим входом второго счетчика, с вычитающим входом шестого счетчика, и суммируннцим входом седьмого счетчика и третьими входами элементов И третьей группы, со вторым входом второго элемента И, с управл юпщм входом делител  частоты, со вторыми входами элементов И четвертой группы и четвертым управл ющим выходом блока предварительного анализа. Узел управлени  блока предварительного анализа содержит регистр сдвига, четыре распределител  импул сов, два дешифратора, дес ть тригге |РОВ, семнадцать элементов И, п ть элементов ИЛИ, два генератора импульсов , причем выход первого генератора импульсов соединен с первыми входами первого, второго, третьего, и четвертого элементов И, выход ВТО рого генератора импульсов соединен с синхронизирующим входом первого триггера и первыми входами п того дев того элементов И, второй вход и выход п того элемента И соединены соответственно с пр кп;1м выходом второго триггера и со входом первого распределител  импульсов, первый, второй, третий, четвертый выходы которого соединены соответственно с первым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ с единичным входом третьего триггера с нулевым входом второго триггера, и первым входом третьего элемента ИЛИ, выход которого соединен с едини ным входом четвертого триггера, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со входом второго распределител  импульсов, первый и второй выходы которого соединены соответственно с п тым выходом узла и с единичным входом п того триггера, выход которого соединен со вторым входом второго элемента И, выход которого соединен с шестым выходом узл первый вход дес того элемента И соединен со вторым входом блока, первым входом четвертого элемента ИЛИ, информационным входом первого триггера первым входом одиннадцатого элемента И и единичным входом шестого триггер пр мой выход которого соединен со вт рым входом седьмого элемента И, выхо которого соединен со входом третьего распределител  импульсов, первый, вт рой, третий, четвертый, п тый, шестой , седьмой выходы которого соедине ны соответственно с семнадцатым выходом узла и вторым входом второго элемента И.ПИ, с единичным входом сед мого триггера, с первыми входами две надцатого и тринадцатого элементов И, с дес тым выходом узла, с единичным входом восьмого триггера, с первым входом четырнадцатого элемента И, с первым входом п тнадцатого элемена И, выход которого соединен со втоым входом третьего элемента ИШТ, нулевым входом шестого триггера и первым входом п того элемента 1ШИ, выход которого соединен с восеменадцатым выходом узла, нулевой вход восьмого триггера соединен с шестым входом узла, а пр мой выход - со вторым входом третьего элемента И, выход которого соединен со п тнадцатым выходом узла,нулевой вход седьмого триггера соединено четвертым входом узла, а пр мой выход - со вторым входом четвертого элемента И, выход которого соединен с седьмым выходом узла, нулевой вход третьего триггера соединен через первый дешифратор с первой группой входов узла, а пр мой выход - со вторым входом первого элемента И, выход которого соединен с четвертым выходом узла, вторые входь( четырнадцатого и п тнадцатого элементов И соединены через второй дешифратор со второй группой входов узла, выход четьфнадцатого элемента И соединен с одиннадцатым выходом узла, второй вход четвертого элемента ИЛИ соединен с третьим входом узла, третьим входом второго элемента ИЛИ и входом регистра сдвига, первый выход которого соединен с первым входом шестнадцатого элемента И, шестнадцатым выходом узла и вторым входом дес того элемента И, второй выход с первым входом семнадцатого элемента И, вторым входом одиннадцатого элемента И и первым выходом узла, а третий выход - со вторым выходом узла , второй вход семнадцатого элемента И соединен с седьмым входом узла и вторым входом шестнадцатого элемента И, а выход - с единичным входом дев того триггера, пр мой выход которого соединен со вторым входом восьмого элемента И, выход которого соединен со входом четвертого распределител  импульсов, первый и второй выходы которого соединены соответственно с тринадцатым выходом узла и со вторым входом первого элемента ИЛИ, а третий выход - с нулевым входом дев того триггера и единичным входом дес того триггера, нулевой вход и пр мой выход которого соединены соответственно с первым входом узла и со вторым входом дев того элемента И, выход которого соединен с четырнадцатым выходом узла, пр мой выход первого триггера соединен со вторым входом двенадцатого элемента И, выход которого соединен с восьмым выходом узла, инверсный « вькод первого триггера соединен с третьим входом четырнадцатого элемен та И и вторым входом тринадцатого элемента И, выход которого соединен г дев тым выходом узла, нулевой вход плтого триггера соединен с п тым вхо дом узла, выход шестнадцатого элемен та И соединен с единичным входом второго триггера, выход дес того элемента И соединен со вторым входом п того элемента ИЛИ, выход второго элемента ИЛИ соединен с третьим выходом узла, выход первого элемента ИЛИ сое динен с двенадцатым выходом узла, вы ход четвертого элемента ИЛИ соединен с нулевым входом четвертого триггера вьйсод одиннадцатого элемента И соединен с третьим входом п того элемен та ИЛИ. Узел измерени  блока предваритель ного анализа содержит эталонный рези стор, операционный усилитель, двуханодный стабилитрон и источник опорного напр жени , причем выход источника опорного напр жени  соединен че рез эталонный резистор с первым выводом двуханодного стабилитрона, со входом узла и с инвертирующим входом операционного усилител , выход которого соединен со вторым выводом двух анодного стабилитрона и со входомвыходом узла. Блок воспроизведени  теста содерж два регистра, сумматор по модулю два два счетчика, распределитель импульсов , два триггера, группу элементов И, два элемента И, три элемента ИЛИ и генератор импульсов, причем выход генератор импульсов соединен с первым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика, управл ющими входами первого и второго регистров , информационный вход второго регистра соединен с выходом сумматора по модулю два, первый вход которого соединен с выходом первого регистра, группа информационных входов которого соединена с третьей группой входов блока, первый вход 1 5112 второго элемента И соединен с первым входом блока, а выход - со входами разрешени  записи первого регистра, второго счетчика и первого счетчика, выход переноса которого соединен с нулевым входом первого триггера, тактовым входом распределител  импульсов , установочным входом второго регистра и вычитающим входом второго счетчика, выход переноса которого соединен с установочным входом распределител  импульсов и единичным входом второго триггера, пр мой выход которого соединен со вторым входом второго элемента И, группа выходов второго регистра соединена со вторым входом сумматора по модулю два и первыми входами соответствующих элементов И группы, вторые входы которых подключены к соответствующим выходам распределител  импульсов, а выходы к соответствующим группам входов первого , второго и третьего элементов ИЛИ,выходы которых соединены соответственно с первым,вторьми третьим выходами блока, нулевой вход второго триггера соединен со вторым входом блока и единичным входом первого триггера, пр мой выход которого соединен со вторым входом первого элемента И, группы информационных входов первого и второго счетчиков соединены соответственно с первой и второй группами входов блока. На фиг. 1 представлена блок-схема предлагаемого устройства-, на фиг. 2 схема блока управлени ; на фиг. 3-11 представлены функциональные схемы блока предварительного анализа, узла управлени  блока предварительного анализа, узла измерени  блока предварительного анализа, блока воспроизведени  теста, коммутатора точек, блока выбора адреса, дискриминатора выходных сигналов, сумматора по модулю два, блока элементов И разрешени . Устройство содержит (фиг. 1) блок 1 пам ти, блок 2 выбора адреса, регистр 3 команд, коммутатор 4 точек, регистр 5 начальных условий, блок 6 предварительного анализа, дискриминатор 7 выходных сигналов, посто ннун пам ть (ПЗУ) 8 сжатых данных, регистр 9 сжатых эталонных сигналов, регистр 10 сжатых выходных сигналов, блок 11 сравнени , блок 12 воспроизведени  теста, сумматор 13 по модулю два, блок 14 разрешени , блок 15

управлени , кнопку информационный вход 17 устройства, контролируемый блок 18, а также следующие соединени : первую 19, вторую 20 и третью 21 группы информационных выходов блока 1, выход 22 блока 2, первую группу выходов 23 регистра 3, вторую группу выходов 24 регистра 3, первый вьпсод 25, второй выход 26, третий выход 27 и группу выходов 28 коммутатора 4 точек, группу выходов 29 регистра 5, первый 30, второй 31, третий 32 и четвертый 33 управл ющие выходы блока 6, первую 34 и вторую 35 группы информационных выходов блока 6, выход 36 дискриминатора 7 выходных сигналов, первую группу выходов 37 ПЗУ 8, вторую группу выходов 38 ПЗУ 8, третью группу выходов 39 ПЗУ 8, четвертую группу выходов 40 ПЗУ 8, группу выходов 41 регистра 9, группу выходов 42 регистра 10, выход 43 блока 11, первый выход 44, второй выход 45 и третий выход 46 блока 12, выход 47 сумматора 13, группу выходов 48 блока 14, первый выход 49, второй выход 50, третий выход 51, четвертый выход 52, п тый выход 53, шестой выход 54, седьмой выход 55, восьмой выход 56, дев тый выход 57, дес тый выход 58 и одиннадцатый выход 59 блока 15, выход 60 кнопки ус к 16, группа выходов 61 контролируемого блока 18. Группа выходов 28 и 29 образуют контрольную группу выходов устройства.

Блок 2 предназначен дл  формировани  адреса, по которому в блоке 1 записана программа проверки в течение одного цикла работы устройства.

Регистр 3 предназначен дл  хранени  информации о программе проверки в течение одного цикла работы устройства .

Коммутатор 4 точек предназначен дл  подключени  контрольных точек контролируемого блока 18 в течение одного цикла работы устройства. При проверке нелогических дефектов коммутатор 4 подключает одновременно две контрольные точки контролируемого блока 18. При проверке логических элементов контролируемого блока 18 коммутатор 4 подключает одновременно не более трех входов и одного выхода провер емой ЦИС.

Регистр 5 предназначен дл  хранени  логических констант начальных

условий при проверке ЦИС контролируемого блока 18.

Блок 6 предназначен дл  проверки в микрорежиме нелогических дефектов контролируемого блока 18.

Дискриминатор 7 выходНьпс сигналов предназначен дл  анализа выходнь потенциалов контролируемого блока 18 на соответствие их потенциалам логических значений 1 и О.

ПЗУ 8 предназначено дл  хранени  сжатых входных и сжатых эталонных сигналов отдельных логических элементов .

Регистр 9 предназначен дл  хранени  сжатых эталонных сигналов в течение времени проверки одной ЦИС контролируемого блока 18.

Регистр 10 и сумматор 13 предназначены дл  сжати  сигналов, поступающих в процессе проверки с выходов ЦИС контролируемого блока 18.

Блок 11 предназначен дл  обнаружени  логического неравенства сжатых выходных и сжатых эталонных сигналов

Блок 12 предназначен дл  формировани  тестовьк сигналов из сжатых входных сигналов.

Блок 14 элементов И разрешени  предназначен дл  подачи кода адреса подключенных входов и выхода провер емой ЦИС из регистра 3 в блок 1 при наличии сигнала разрешени  от блока 11.

Блок 15 обеспечивает проверку контролируемого блока 18 согласно программе , содержащейс  в блоке 1.

Контролируемый блок 18 представл ет собой печатный узел, содержащий корпуса ЦИС, соединенных печатными проводниками. В корпусе ЦИС со держитс  один или несколько элементов , вьтолн ющих функции хранени , логической обработки и преобразовани  информации.

Блок 15 содержит Сфиг. 2) распределители 62 и 63 импульсов, генератор 64 импульсов, триггеры 65-67, дешифратор 68, второй, первый и третий элементы И 69-71, элементы ИЛИ 72-76.

Распределитель 62 импульсов пред назначен дл  формировани  управл ющих сигналов дл  управлени  блоками устройства во врем  проверки нелогических дефектов контролируемого блока 18.

Распределитель 63 импульсов предназначен дл  формировани  управл ющих сигналов дл  управлени  блоками устройства во врем  проверки логических дефектов контролируемого блока 18.

Елок 6 содержит (фиг. 3) регистр 77, счетчики 78-84, схемы 85-87 сравнени , делитель 88 частоты, сумматор 89, узел 90 управлени , узел 91 измерени , элементы И 92-95 групп, элементы И-НЕ 96 группы, элементы Ш1И 97-99 групп,-, элемент НЕ 100, элементы И 101-102, второй, первый и третий элементы ИЛИ 103-105, третий семнадцатый выходы 106-120 узла 90, первый, второй, четвертьй, п тый и шестой входы 121-125 узла 90, первую группу входов 126 уэла 90, вторую группу входов 127 уэла 90.

Регистр 77 предназначен дл  хранени  двоичного кода числа печатных проводников контролируемого блока 18.

Счетчик 78 предназначен дл  образовани  последовательностей двоичных кодов адресов всех проводников при проверке ложных замыканий проводников .

Счетчик 82 предназначен дл  образовани  двоичного кода адреса провер емого проводника при проверке ложных замыканий и целостности проводников .

Схема 87 сравнени  предназначена дл  выработки сигнала разрешени  подачи на группу выходов 35 всех кодов адресов, формируемых счетчиков 78, за исключением кода адреса провер емого проводника, при проверке, ложных замыканий проводников.

Счетчик 80 предназначен дл  образовани  последовательностей двоичных кодов адресов всех проводников дл  локализации ложных замыканий проводников .

Делитель 88 частоты предназначен дл  делени  частоты импульсов, поступающих с выхода счетчика 80,по заданному коэффициенту делени .

Счетчик 83 предназначен дл  получени  двоичного кода числа импульсов , поступакшщх с выхода делител  88

Сумматор 89 предназначен дл  получени  суммы его содержимого с пр мым или обратным кодом содержимого счетчика 83.

Счетчик 79 предназначен дл  образовани  последовательностей двоичных

кодов адресов при проверке целостности проводников.

Схема 85 сравнени  предназначена дл  формировани  сигнала при равенстве кодов адресов в регистре 77 и в счетчике 79.

Узел 91 измерений предназначен дл  выработки признака замыкани  пары проводников при проверке ложных замыканий и целостности проводников.

Счетчик 81 предназначен дл  формировани  признаков окончани  проверки ложных замыканий и целостности проводников .

Узел 90 управлени  предназначен дл  формировани  управл ющих сигналов , обеспечивающих функционирование блока 6 согласно заданному алгоритму , и содержит (фиг. 4) регистр 128 сдвига, распределители 129-132 импульсов , дешифратор 133-134, триггеры 135-144, элементы И 145-161, элементы ИЛИ 162-166, генераторы 167168 импульсов.

Распределитель 130 импульсов  вл етс  кольцевым распределителем им-пульсов и служит дл  формировани  управл ющих сигналов, необходимых дл  осуществлени  проверки ложных замыканий проводников контролируемого блока 18.

Распределитель 131 импульсов  вл етс  кольцевым распределителем импульсов и служит дл  формировани  управл ющих сигналов, необходимых дл  осуществлени  процесса локализации ложных замыканий проводников контролируемого блока 18.

Распределитель 132 импульсов служит дл  формировани  управл ющих сигналов , необходимых дл  проверки целостности проводников контролируемого блока 18.

Узел 91 содержит (фиг. 5) эталоннь Й .резистор 169, операционный усилитель 170, двуханодный стабилитрон 171, источник 172 опорного напр жени .

Блок 12 содержит (фиг. 6) регистры 173-174, сумматор 175 по модулю два, счетчики 176-177, распределитель 178 импульсов, триггеры 179-180, группу элементов И 181, элементы И 182-183, элементы ИЛИ 184-186, генератор 187 импульсов.

Регистр 173  вл етс  кольцевым сдвиговым регистром и предназначен дл  хранени  одного сжатого входного вектора в течение одного периода

проверки логических дефектов контролируемого блока 18.

Сумматор 175 предназначен дл  выполнени  операции поразр дного сложени  (п + 1)-разр дного кода, причем п -разр дный код поступает с г -разр дного регистра 174 и одноразр дный код поступает со старшего разр да регистра 173.,

Регистр 174 и сумматор 1 75 предназначены дл  получени  п-разр дных тестовых наборов из сжатого входного вектора, хран щегос  в регистре 173.

Счетчик 176 предназначен дл  подсчета числа тактов проверки ЦИС контролируемого блока 18.

Счетчик 177 предназначен дл  подсчета числа циклов проверки ЦИС контролируемого блока 18. Распределитель 178 импульсов пред-20 жиме назначен дл  вьфаботки импульсов, ко торые разрешают передачу информации от одной из l(Z -) групп выходов регистра 174 на выходы блока 12. Коммутатор 4 точек содержит (фиг. 7) регистры 188-192, дешифраторы 193-197, матрицы обмоток реле 198-202, обмотку первого реле выбор режима 203, обмотку второго реле вы бора режима 204, обмотку третьего реле выбора режима 205,группы элемен тов ИЛИ 206-207, элемент ИЛИ 208, группы контактов реле 209-213, контакты 214 первого реле выбора режима, кон такты 215 второго реле выбора режима , контакты 216 третьего реле выбора режима. Регистр 188 и регистр 190 предна значен дл  запоминани  адреса контрольной точки проводника в режимах контрол  ложных замыканий и целостности проводников или адреса контрольной точки входа ЦИС в режиме проверки логических дефектов на инте вал времени подключени  соответствую щей контрольной точки. Регистр 189 предназначен дл  запо минани  адреса контрольной точки вхо да ЦИС в режиме проверки логических дефектов на интервал времени подключени  соответствующей контрольной точки. Регистр 191 предназначен дл  запоминани  адреса контрольной точки выхода ЦИС в режиме проверки логических дефектов на интервал времени подключени  соответствующей контрольной точки.

Регистр 192 предназначен дл  запо-минани  адреса контрольной точки проводника в режиме целостности проводников на интервал времени подключени  соответствующей контрольной точки.

Дешифраторы 193-197 предназначены дл  выбора одной обмотки реле соответственно в матрицах обмоток реле 198-202.I,

Матрицы обмоток реле 198-202 предна значены дл  включени  одного реле соответственно в группах контактов реле 209-213.

Коммутатор 4 точек состоит из п ти каналов, каждый из которых содержит управл ющую и исполнительную части.

Первый и третий каналы коммутатора 4 предназначены дл  подключени  к контрольным точкам входов ЦИС в репроверки логических дефектов или . дл  подключени  к контрольным точкам проводников в режиме контрол  ложных замыканий проводников контролируемого блока 18. Второй канал коммутатора 4 предназначен дл  подключени  к контрольHbw точкам входов ЦИС контролируемого блока 18. Четвертый канал коммутатора 4 предназначен дл  подключени  к контрольным точкам выходов ЦИС контролируемого блока 18. П тый канал коммутатора 4 предназначен дл  подключени  к контрольным точкам проводников в режиме контрол  целостности проводников контролируемого блока 18. Управл юща  часть первого канала коммутатора 4 состоит из группы элементов ИЛИ 206, регистра 188, дешифратора 193, матрицы обмоток реле 198, обмотки первого реле выбора режима 203. Управл юща  часть второго канала ком утатора 4 состоит из регистра 189, дешифратора 194, матрицы обмоток реле 199. Управл юща  часть третьего канала коммутатора 4 состоит из группы элементов ИЛИ 207, регистра 190, дешифратора 195, матрицы обмоток реле ОГ, обмотки второго реле выбора режима 204, элемента ИЛИ 208. Управл юща  часть четвертого канала коммутатора 4 состоитиз регистра 191, дешифратора 196, матрицы обмоток реле 201 . Управл  эща  часть п того канала коммутатора 4 состоит из регистра 192 дешифратора 197, матрицы обмоток роле 202, обмотки третьего реле выборе режима 205. Исполнительна  часть второго и че вертого каналов коммутатора 4 содер|гит одну ступень контактов реле, со{сто щую соответственно из группы кон тактов реле 210 и группы контактов реле 212.. ; Исполнительна  часть первого тре тьего и п того каналов коммутатора 4 содержит две ступени контактов реле. Перва  ступень исполнительной части первого, третьего и п того каналов коммутатора 4 состоит соответственно из группы контактов реле 209, группы контактов реле 211, группы контактов реле 213. Втора  ступень исполнительной части первого, третьего и п того каналов коммутатора 4 состоит соответственно из контактов первого реле выбора режимов 214, контактов второго реле выбора режима 215, контактов третьего реле режима 216. Блок 2 содержит (фиг. 8) генератор 217 импульсов, элемент И 216, триггер 219, счетчик 220 адреса. Дискриминатор 7 выходных сигналов содержит (фиг.9) компаратор 221 логического нул , компаратор 222 логической единиг№1 триггер 223. Компаратор 22t предназначен дл  сравнени  напр жени  на выходе провер емой ЦИС с эталонным напр жением логического нул  и вьщачи результата сравнени  на единичный вход триггера 223. Компаратор 222 предназначен дл  сравнени  напр жени  на выходе прове р емой ЦИС с эталонным напр жением логической единицы и вьщачи результата сравнени  на нулевой вход триггера 223. Суматор 13 содержит (фиг. 10)и двухвходовых сумматоров 224 по модул цва, которые соединены последаватель °Блок 14 содержит (фиг. 11)п груп пу двухвходовых элементов И 225. Устройство работает следукщим образом . Контролируемый блок 18 подключ-ает с  к устройству с помощью коммутатоjpa 4. Коммутатор 4 позвол ет подклю .;чатьс  к контрольным точкам проводни 5120 ков и выводов 1ЩС внутри, печатного узла со стороны, свободной от ЦИС. Одновременно может быть подключено не более четьфех контрольных точек. В основе предлагаемого метода контрол  лежит предположение,что контролируемый блок 18 будет функционировать нормально, если топологи  печатного монтажа и ориентаци  корпусов ЦИС соответствует приниципиальной электрической схеме контролируемого блока 18 и если ЦИС правильно вьшолн гот заданные функции. Перед началом работы устройства , на информационньв- вход 17 поступает программа проверки контролируемого ( блока 18, котора  записываетс  в блок 1 .Блок 1 представл ет собой оперативное запоминающее устройство с магазинной ад,ресацией  чеек, адреса которых формируютс  блоком 2. Программа проверки , состо ща  из совокупности m-разр дных , Р-разр дных S -разр дных управл ющих слов, записываетс  в блок 1 последовательно, начина  с первой  чейки. В каждую  чейку записываетс  три управл ющих слова: m-разр дное, -разр дное и з -разр дное, Три следующих подр д управл ющих слова, которые содержат во всех (т + +3) разр дах единицы,  вл ютс  признаком конца программы. Последние управл клцие слова дешифрируютс  в блоке 15 и устанавливают блок 15 в исходное состо ние. После записи программы проверки в блок 1 по сигналу от кнопки Пуск 16 начинаетс  работа устройства. Процесс проверки контролимуемого блока 18 начинаетс  с проверки нелогичёских дефектов: ложных замыка-. НИИ и целостности проводников. С этой цепью из блока 1 в блок 6 переписываютс  р-разр дные управл ющие слова , а в регистр 3 -т -разр дные управ Л ющие слова. В In -разр дном управл ющем слове содержитс  информаци  о типе провер емого компонента (проводник) и о типе проверки (ложные замыкани  или целостность проводников). В р -разр дном управл ющем слове содержитс  информаци  о числе проводников контролируемого блока 18 и их топологии. Третье 5-разр дное управл ющее слово при проверке нелогических дефектов не используетс . Блок 6 начинаетформ фовать адреса контрольных точек проводников, по которым коммутатор 4 подключает устройство к контролируемому блоку 18, На подключенные таким образом проводники подаетс  напр жение и анализируетс  наличие электрической св зи между соответствующими контрольными точками проводников. При этом используетс  такое контрольное напр жение, которое  вл етс  неразрушающим дл  ЦИС контролируемого блока 18.

При обнаружении нелогического дефекта проверка прекращаетс  и контролируемый блок 18 отключаетс  от устройства дл  устранени  дефекта.

нелогичес- 15

После устранени  всех .11

ких дефектов блок 1В снова подключаетс  к устройству и проводитс  повто дефектов на  проверка

нелогических

t нелогических дефекПри отсутствии тов на контролируемый блок 18 подаетс  номинальное напр жение дл  проверки логических дефектов.

Проверка логических дефектов контролируемого блока 18 осуществл етс  в течение заданного числа периодо проверки. Период проверки состоит из Е циклов, каждый из которых состоит из К тактов.

В течение одного периода проверки производитс  проверка ЦИС на основаНИИ информации, содержащейс  в трех управл ющих словах.

В m-разр дном управл ющем слове, поступающем из блока 1 в регистр 3, родержитс  тип провер емого компонен та(ЦИС),номер ЦИС и тип ЦИС. В р-разр дном управл ющем слове, также поступающем из блока 1 в регистр 3, содержатс  адреса четырех точек подключени  выводов провер емой ЦИС. В S-разр дном управл ющем слове, поступающем из блока 1 в регистр 5, содержитс  набор констант начальных условий дл  проверки ЦИС.

Проверка отдельной ЦИС в составе печатного узла осуществл етс  следующим образом.

Вначале обеспечиваютс  услови  дл исключени  вли ни  соседних элементо с провер емой ЦИС. Дп  этого на входах провер емой ЦИС должен быть определенный набор сигналов, например наличие сигналов, соответствующих логической единице. Указанный набор сигналов получаетс  путем подачи на внешние выводы торцового разъема контролируемого блока 18 соответствующего набора констант из регистра 5.

После установлени  на входах провер емой ЦИС необходимых начальных условий коммутатор 4 точек подключает соответствуюпие вьтоды провер емой ЦИС согласно информации, поступающей из регистра 3 в виде Р-разр дноко управл ющего слова.

Затем на подключенные входы провер емой ЦИС подаютс  кратковременные импульсы тестовых воздействий. Эти тестовые воздействи  формируютс  блоком 12 из сжатых тестовых данных, хран щихс  в ПЗУ 8. Выборка сжатых данных из ПЗУ 8 осуществл етс  после поступлени  л-разр дного адреса из регистра 3.

Сигналы с выхода провер емой ЦИС по шине 27 поступают на вход дискриминатора 7.

Правильное логическое функционирование провер емой ЦИС устанавливаетс  путем сравнени  сжатого выходного кода провер емой ЦИС с сжатым эталонным кодом, поступаемым из ПЗУ 8 в регистр 9.

Проверка ЦИС с помощью сжатых данных осуществл етс  следующим образом .

Регистр 10 и сумматор 13 образуют сдвиговьй регистр с линейной обратной св зью. На вход регистра 10 на каждом такте работы устройства поступает результат суммировани  по модулю два выходных сигналов со всех выходов регистра 10, а также сигнала, поступающего с выхода дискриминатора 7. На каждом такте происходит сдвиг содержимого регистра 10 в сторону старших разр дов, а в самый младший разр д записываетс  результат указанного суммировани .

Регистр 10 и сумматор 13 можно рассматривать как линейную последователькостную схему (ЛПС), в которой код внутреннего состо ни  совпадает с кодом на выходе регистра 10. На каждом такте происходит смена внутреннего состо ни  ЛПС. Код внутреннего состо ни  ЛПС, в котором будет находитьс  ЛПС после окончани  воздействи  последовательности сигналов с выхода дискриминатора 7, представл ет собой сжатый выходной сигнал (сигнатуру) провер емой ЦИС.

С помощью блока 11 сжатые выходные сигналы сравниваютс  со сжатым эталонными сигналами. При обнаружении логического неравенства между указан1 ными сигналами блок 11 вьиает на выход 43 сигнал, который разрешает запись в блок 1 через блок 14 адресов контрольных точек выводов ЦИС, при проверке которой обнаружен дефект. После обнаружени  логического дефекта проверка прекращаетс  и контро лируемый блок 18 отключаетс  от устройства дл  устранени  дефекта. После устранени  обнаруженного дефекта контролируемый блок 18 снова подключаетс  к устройству. Проверка контролируемого блока 18 заканчиваетс  после проверки всех ЦИС. Блок 15 (фиг. 2) работает следующим образом. По сигналу кнопки,Пуск 16 триггер 65 переходит в единичное состо ние и разрешает поступление импульсов от генератора 64 через элемент И 70 на вход распределител  62. Одновременно триггер 67 устанавливаетс  в нулевое состо ние и формирует разрешающий сигнал на первый вход элемента И 71. С выхода распределител  62 поступают управл ющие сигналы на блоки устройства , с помощью которых осуществл етс  проверка нелогических дефектов контролируемого блока 18. После окончани  проверки нелогических дефектов на входе 32 по вл етс  сигнал, который при наличии раз решающего сигнала на первом входе элемента И 71- устанавливает триггер 66 в единичное состо ние. По это му же сигналу триггер 65 устанавлива етс  в нулевое состо ние. В результа те импульсы от генератора 64 через элемент И 69 начинают поступать на вход распределител  63 и одновременно прекращаетс  поступление импульсов от генератора 64 на вход распределител  62. С выхода распределител  63 поступают управл ющие сигналы на блоки устройства, с помощью которых осуществл етс  проверка логических дефектов контролируемого блока 18 в течение одного цикла проверки. При наличии нелогических дефект тов на входе 33 по вл етс  сигнал,ус танавливающий триггер 67 в единичное состо ние. В результате, после окон-г чани  проверки нелогических дефектов , запрещаетс  функционирование распределител . После устранени  всех обнаруженньк нелогических дефектов по сигналу кнопки Пуск 16 работа блока 15 начинаетс  сначала. 5124 Блок 6 (фиг. 3) работает следующим образом. Вначале осуществл етс  проверка ложных замыканий проводников. Суть указанной проверки заключаетс  в установлении наличи  электрической св зи между провер емым и всеми осталь ными проводниками, которые соедин ютс  гальванически вместе в один обпр й вывод (,2,..., Z, где Z - число проводников контролируемого блока 18). С этой целью провер емый i-й проводник подключаетс  к входу 25, а общий вывод соединенных между собой проводников подключаетс  ко входу 26. При наличии (отсутствии) электрической св зи между входами 25 и 2б на выходе узла 91 по вл етс  сигнал, соответствующий значению логического нул  (логической единицы). По сигналу из блока 15, поступающему на выход 54, начинает функционировать узел 90. Вначале Р-разр дное управл ющее слово из блока 1 записываетс  в регистр . 77, а затем переписьгеаетс  в счетчики 80 и 81. Если записанное в счетчик 80 число Z не  вл етс  числом вида 2() тогда содержимое счет- ика. 80 увеличиваетс  до числа Ь(, j 1,2,...). По следующему управл ющему сигналу узла 90 информаци  из регистра 77 переписываетс  в счетчик 78, и одновременно из содержимого счетчика 81 вычитаетс  одна единица, а в счетчик 82, исходное состо ние которого нулевое , добавл етс  одна единица. Из узла 90 на вычитающий вход счетчика 78 по выходу 109 начинают поступать импульсы, уменьша  его содержимое . Если содержимое счетчика 78 и содержимое счетчика 80 не равны между собой, информаци  из счетчика 78 через элементв И 92 и элементы ИЛИ 98 поступает на выход 34. Если содержимое счетчика 78 становитс  равным содержимому счетчика 82, тогда схема 87 сравнени  запрещает передачу информации из счетчика 78. Этим запрещаетс  передача на коммутатор 4 из счетчика 78 кода адреса провер емого i-ro проводника. В итоге все проводники, за исключением i-rro, с помощью коммутатора 4 электрически соедин ютс  в один общий вывод, При достижении нулевого состо ни  счетчика 78 на его выходе переноса по вл етс  импульс, после кото 251 рого прекращаетс  поступление импульсов на вычитак ций вход счетчика 78 и начинаетс  анализ состо ни  узла 91 При отсутствии замыкани  между i-M и всеми остальными проводниками осуществл етс  проверка между следующим ( + 1)-м и всеми остальными проводниками . Информаци  из регистра 77 снова переписываетс  в счетчик 78 и одновременно из содержимого счетчика 81 вычитаетс  одна единица, а в счетчик 82 добавл етс  одна единица. Затем поступакнцие из узла 90 импульсы уменьшают содержимое счетчика 78 до нул . Если при проверке очередного проводника узел 91 выработал признак замыкани  между ним и всеми остальными проводниками, тогда по сигналам из узла 90 в блок 1 по выходу 35 записываетс  код провер емого проводника и начинает осуществл тьс  процесс локализации дефекта дл  определе ни  кода адреса проводника, с которым замыкаетс  данный проводник. Указанный процесс локализации дефекта осуществл етс  за . этапов (log2b) . Суть процесса локализации дефектов заключаетс  в последовательном половинном уменьшении электрически соедин емых между собой в один общий вывод проводников до тех пор, пока не будет получена пара короткозамкнутых проводников. С этой целью используетс  делитель 88, который имеет переменный коэффициент делени  и равный степени j числа 2, причем установление коэффициента делени  происходит в начале каждого этапа по сигналам, поступающим по выходу 120 на управл ющий вход делител  88. Из узла 90 по выходу 110 на вычитающий вход счетчика 80 начинают поступать импульсы до тех пор, пока содержимое счетчика 80 не станет рав ным нулю.С помощью делител  88 в счетчик 83 записываетс  число,равное половине (на первом этапе) число, содер жащегос  в счетчике 80 до поступлени  импульсов на его вычитающий вход В сумматоре 89, исходное состо ние которого нулевое, происходит слокение его содержимого с пр мьм кодом, поступившим из счетчика 83. Результат суммировани  передаетс  в счетчик 84 и сохран етс  также в сумматоре 89 до следующего этапа локализации дефекта,i 51 Затем из узла 90 по вькоду 118 начинают поступать импульсы на вычитающий вход счетчика 83 и на суммирующий вход счетчика 84. Одновременно с приходом каждого импульса по выходу 118 информаци  из счетчика 84 через элементы И 94 и элементы ИЛИ 98 поступает на выход 34. Если содержимое счетчика 84 станет равным содержимому счетчика 82, тогда схема 86 сравнени  запретит передачу информации из счетчика 84. Тем самым запрещаетс  передача на коммутатор 4 из счетчика 84 кода адреса провер емого проводника. Указанные импульсы по выходу 118 поступают до тех пор, пока в счетчике 83 не останетс  код единицы. В итоге содержимое счетчика 84 увеличитс  на число, которое на единицу меньше числа ранее записанного В счетчик 83. На этом заканчиваетс  первый этап процесса локализации дефекта. Затем начинаетс  следующий этап процесса локализации дефекта, причем каждый последующий этап отличаетс  от предьщущего уменьшением в два рази количества импульсов, поступающих с вьгхода делител  88. Наличие в счетчике 83 кода единицы в начале этапа свидетельствует о последнем процессе локализации дефекта. После окончани  каждого этапа процесса локализации дефекта узел 91 вырабатывает признак замыкани . При наличии (отсутствии) признака замыкани  после i-ro такта с вьпсодов элементов ИЛИ 99 на вход сумматора 89 на (i+1)-M такте поступает пр мой (обратный) код содержимого счетчика 83. При поступлении на вход сумматора 89 обратного кода содержимого счетчика 83 обратный код суммы в сумматоре 89 всегда будет совпадать с пр мым кодом суммы, поскольку результат суммировани  в сумматоре 89 всегда будет положительным числом. Если после окончани  последнего этапа процесса локализахщи дефекта от узла 91 поступает признак о наличин-замыкани , тогда код числа, содержащегос  в счетчике 84, будет  вл тьс  кодом номера проводника, который замыкаетс  с провер емым проводником. Если после окончани  последнего этапа процесса локализации дефекта от узла 91 поступает 1ризнак отсутстви  замыкани ,тогда код числа, которое на единицу меньше числа в счетчике 84, будет  вл тьс  кодом номера проводника, иоторый замыкаетс  с провер емым проводником В последнем случае дл  получени  окон чательного результата на вычитающий вход счетчика 84 по выходу 114 посту пает один импульс коррекции. Затем на выходе 33 по вл етс  импульс , по которому в блок 1 записываетс  код номера проводника, который замыкаетс  провер емьм проводником Проверка ложных замыканий проводников заканчиваетс  при достижении нулевого состо ни  в счетчике 81, о чем свидетельствует по вление импуль са на выходе 32. Затем начинаетс  проверка целостности проводников. Суть указанной проверки заключаетс  в установлении электрической св зи между одной произвольно выбран ной контрольной точкой проводника, называемой узловой, со всеми остальными контрольными точками данного проводника,которые называютс  топологическими точками данного проводника С этой целью узлова  точка i-ro про водника подключаетс  к входу 25 блока 6,а очередна  топологическа  точка этого проводника подключаетс  к входу 26. Адреса узловых и топологических точек формируютс  следующим образом. Дл  первого проводника адрес узловой точки совпадает с номером проводника , т.е. равен единице, а топологические точки будут иметь адреса от (Z + t) до (Z f) (где f - число топологических точек первого проводника ) . Дп  последукнцих проводников адреса контрольных точек формируютс  аналогичным образом, причем адрес узловой точки совпадает с номе ром проводника, а адрес первой топологической точки (i + 1)-го проводника на единицу больше адреса послед ней топологической точки i-ro провод Перед началом проверки целостности проводников информаци  из регист ра 77 снова переписьгоаетс  в счетчик 81. При проверке целостности первого проводника в регистр 77 заноситс  адрес последней топологической точки первого проводника, а в счетчик 79 число узловых точек проводников контролируемого блока 18. Одновременно на суммирующий вход счетчика 82 (исходное состо ние нулевое) поступает один импульс. Из узла 90 по выходу 117 на суммирующий вход счетчика 79 начинают поступать импульсы. Информаци  из счетчика 79 через элементы ИЛИ 98 поступает на выход 34. При равенстве содержимого регистра 77 и счетчика 79 схема 85 сравнени  вырабатывает признак, по которому из счетчика 81 вычитаетс  одна единица и прекращаетс  подача импульсов на суммирующий вход счетчика 79. Далее анализируетс  состо ние узла 91. При отсутствии дефекта целостности проводника в регистр 77 заноситс  адрес последней топологической точки второго проводника и начинаетс  проверка целостности второго проводника . Аналогичным образом провер ютс  все остальные проводники. Проверка целостности проводников заканчиваетс  при достижении нулевого состо ни  счетчика 81. При обнаружении дефекта целостности проводника его код из счетчика 82 через элемент ИЛИ 97 и элемент И 95 записьшаетс  в блок 1. С помощью элемента И 101, элемента И 102, элемента ИЛИ 105 и элемента НЕ 100 формируетс  признак наличи  нелогического дефекта следующим образом. В режиме проверки ложных замыканий проводников значение логической 1 (логического нул ) на выходе элемента И 102 свидетельствует о наличии (отсутствии) ложного замыкани . В режиме проверки целостности проводников значение логической 1 (логического нул ) на выходе элемента И 101 свидетельствует о наличии (отсутствии ) дефекта целостности проводника . Узел 90 (фиг. А) работает следующим образом, В исходном состо нии регистр 129 находитс  в состо нии, соответствующем режиму ложных замыканий проводников (значение логической единицы только на .выходе 119). В исходном состо нии триггеры 135144 наход тс  в нулевых состо ни х. По сигналу, поступающему по входу 54, триггер 136 устанавливаетс  в единичное состо ние, разреша  поступление импульсов от генератора 168 на вход распределител  129. Сигналы с первого и со второго выходов распред&ггител  129 привод т к по влению сигналов соответственно на выходах 115 и 106. Сигнал с третьего выхода распределител  129 переводит в единичное состо ние триггер 137, которьй разрешает поступление импульсов от генератора 167 на выход 107. Частота следовани  импульсов от генератора 167 в Z раз больше час;тоты следовани  импульсов от генератора 168. При поступлении на вход дешифратора 133 числа вида 2 на его выход формируетс  сигнал, которьш устанавливает триггер 137 в нулевое состо ние . В итоге запрещаетс  поступление импульсов на выход 107. Сигнал с четвертого выхода распре делител  129 устанавливает в нулевое состо ние триггер 136 и в единичное состо ние - триггер 138. В итоге запрещаетс  поступление импульсов от генератора 168 на вход распределител  129 и разрешаетс  поступление импульсов от генератора 168 иа вход распределител  130. Сигнал со второго выхода распреде лител  130 переводит в единичное состо ние триггер 139, который разрешает поступление импульсов от генера тора 167 на выход 109. При по влении сигнала на выходе 124 триггер 139 переходит в нулевое состо ние и запрещает поступление импульсов на вход 109 В промежутке времени между исчезновением сигнала на втором выходе и по влением сигнала на первом выходе распределител  130 на входе 122 по вл етс  признак наличи  ложного замыкани , который вырабатываетс  узлом 91. При отсутствии ложного замыкани  распределитель 130 продолжает работать в кольцевом режиме. При наличии признака ложного замыкани  по вл етс  сигнал на входе 122, который переводит триггер 135 и триггер 140 в единичное состо ние, а триггер 138 - в нулевое состо ние В итоге запрещаетс  поступление импульсов от генератора 168 на вход распределител  130 и разрешаетс  по- 5S

ступление импульсов от генератора 168 на вход распределител  131. Одновременно по вл етс  сигнал на выходе

гер 138 в нулевое состо ние, запреща  поступление импульсов на вход распределител  130. Одновременно ре130 33, по KOTOpoMv в блок 1 записываетс  код i-ro провер емого проводника. Сигнал со второго выхода распределител  131 устанавливает в единичное состо ние триггер 141, которьй разрешает постуапение импульсов от генератора 167 на выход 110. При по влении сигнала на входе 123 триггер 141 переходит в нулевое состо ние и запрещает поступлет1е импульсов на выход 110. Сигнал с п того выхода распределител  131 устанавливает в единичное состо ние триггер 142, который разрешает поступление импульсов от генератора 167 на выход 118. При по влении сигнала на входе 125 триггер 142 пере-. ходит в нулевое состо ние и запрещает поступление импульсов на выход 118. В промежутке времени между по влени ми сигналов на п том и шестом выходах распределител  131 на входе 122 по вл етс  признак ложного замыкани  (1 - наличие ложного замыкани , О - отсутствие ложного замыкани ) . Рапределитель 131 работает .в кольцевом режиме до по влени  на входе дешифратора 134 кода единицы. При поступлении на вход дешифратора 134 кода единицы на его выходе формируетс  сигнал, который разрешает поступление сигналов с шестого и седьмого выходов распределител  131 соответственно на выход 114 (при отсутствии ложного замыкани ) и на выход элемента И 159. В итоге триггер 140 переходит в нулевое состо ние, запреща  поступление импульсов на вход распределител  131, а триггер 138 переходит в единичное состо ние, разреша  поступление импульсов от генератора 168 на вход распределител  130. Одновременно по вл етс  сигнал на выходе 33, по которому в блок 1 записываетс  код номера проводника, который замыкаетс  с провер емым проводником. Далее снова работают распределители 130 и 131 в пор дке, зависимом от значений признака ложного замыкап ни , который вырабатываетс  узлом 91. После окончани  проверки ложных замыканий на входе 32 по вл етс  сигнал, который устанавливает триггистр 128 устанавливаетс  в состо ние (значение логической единицы на выходе 31), соответствующее режиму проверки целостности проводников, и на выходе 106 по вл етс  управл ющий сигнал. По сигналу, поступающему на вход 54, триггер 143 переходит в единичное состо ние, разреша  поступление импульсов от генератора 168 на вход распределител  132. Сигналы с первого и второго выходов распределител  132 привод т к по влению сигналов соответственно на выходах 116 и 115, Сигнал с третьего выхода распределител  132 переводит в единичное состо ние триггер 144 и в нулевое состо ние - триггер 143. В итоге запрещаетс  поступлпние импульсов на вход распределител  132 и разрешаетс  поступление импульсов от генератора 168 на выход 117. При обнаружении дефекта целостности провер емого проводника на входе t22 по вл етс  сигнал, привод щий ;К по влению сигнала на выходе 33, по которому в блок 1 записьтаетс  код провер емого проводника. ; При по влении сигнала на входе 54 начинаетс  проверка целостности еледУк дего проводника аналогичным образом . После окончани  проверки целостности проводников на входе 32 по вл етс  сигнал, по которому регистр 128 устанавливаетс  в состо ние (зна чение логической единицы только на выходе 30), соответствун цее режиму проверки логических дефектов контролируемого блока 18. Узел 91 (фиг. 5) работает следующим образом. При проверке нелогических дефек тов пара проводников через вход 25 и вход-выход 26 включаетс  в цепь обратной св зи операционного усилител  170. При наличии электрической св зи между входом 25 и входом-выходом 26 выходное напр жение операционного усилител  170 равно нулю. При отсутствии электрической св з между парой проводников операционный усилитель 170 входит в насмцение, пр чем напр жение насыщени  с помощью двуханодного стабилитрона 171 ограни чиваетс  на уровне, соответствующем значению логической единицы. 31 32 Блок 12 (фиг. 6) работает следующим образом . В исходном состо нии триггер 17S находитс  в нулевом состо нии, а -Триггер 180 - в единичном. По сигналу, поступающему ко входу 58, разрешаетс  запись из ПЗУ 8 информации в регистр 173, в счетчик 176 и в счетчик 177. В регистр 173 записываетс  К-разр дный входной вектор V, в счетчик 176 записьшаетс  t- разр дный код числа тактов проверки , и в счетчик 177 записываетс  d-разр дный код числа циклов проверки. По следующему сигналу, поступающему ко входу 59, триггер 180 устанавливаетс  в нулевое состо ние, а триггер 179 - в единичное. В итоге разрещаетс  поступление импульсов от генератора 187 через элемент И 182 на вьгчитакнций вход счетчика 176 и на управл кицие входы регистров 173 и 174. Регистр 174 и сумматор 175 обра3jnoT сдвиговый регистр с линейной обратной св зью. На вход регистра 174 на каждом такте работы устройства поступает результат суммировани  по модулю два выходных сигналов со всех выходов регистра 174, а также сигналы, поступающие с выхода регистра 173. Сумматор 175 работает таким же образом , как и сумматор 13. На каждом такте с приходом одного импульса от генератора 187 происходит сдвиг содержимого регистра 174 в сторону старших разр дов, а в самый младщий разр д записываетс  результат указанного суммировани . Регистр 174 и сумматор 175 также можно рассматривать как ЛПС, у которой код внутреннего состо ни  совпадает с кодом на выходе регистра 174. Под воздействием сигналов с выхода регистра 173 будет происходить смена внутренних состо ний ЛПС. В итоге К-разр дный двоичный входной вектор V, наход асийс  в регистре 173, преобразуетс  в :К h-разр дных двоичных кодов,  вл ющихс  тестовыми наборами дл  проверки ЦИС контролируемого блока 18. Таким образом происходит воспроизведение сжатой тестовой информации, поступающей из ПЗУ 8. Степень сжати  тестовой информации пропорциональна числу разр дов регистра 174. Однако п-разр дный тестовый набор, получающийс  в результате операции воспроизведени , требует одновременного подключени  п входов провер емой 1ШС, Увеличение количест ва одновременно подключаемых входов .провер емой ЦИС влечет за собой усложнение коммутатора 4. Упрощение коммутатора 4 при сохранении заданной ступени сжати  информации достигаетс  следующим образом. Группа выходов регистра 174 разбита на С (Р п/з) подгрупп и в течение одного цикла проверки распределитель 178 подключает ко входам коммутатора 4 одну подгруппу выходов регистра 17 В итоге на входы провер емой ЦИС кон тролируемого блока 18 поступает трех разр дный тестовый код в течение одного цикла проверки. В первом цикле проверки возбужден первый выход распределител  178, который разрешает прохождение информации с первых трех выходов регистра 174 через первую подгруппу группы элементов И 181, элементы ИЛИ 184-18 на выходе 44-46. С каждьпч тактом проверки происходит циклический сдвиг содержимого регистра 173 на один разр д и к нача лу следующего цикла проверки информаци  в регистре 173 совпадает с той информацией, котора  имелась в нем к началу цикла проверки. В момент окончани  цикла проверки на выходе переноса снетчика 176 по вл етс  сигнал, который уменьшает на единицу содержимое счетчика 177, переводит в исходное состо ние регистр 174 и устанавливает в нулевое состо ние один их триггеров. Следующий цикл проверкиначинаетс  с приходом сигналов на входы 58 и 59 Последующие циклы проверки отличаютс  от первого цикла проверки тем что триггер 180, наход щийс  в нулевом состо нии, запрещает прохождение сигнала со входа 58 на выход элемента И 183. В итоге нова  информаци  из ПЗУ 8 в регистр 173, в счетчики 176 и 177 не поступает. В каждом цикле проверки на входы провер емой ЦИС поступает трехразр дный тестовый код из блока 12, а на остальные входы провер емой ЦИС подаютс  константы начальных условий из регистра 5. Об окончании циклов проверки свидетельствует по вление импульса на выходе переноса счетчика 182, по которому распределитель 178 устанавливаетс  в исходное состо ние, а триггер 180 - в единичное. В течение одного периода проверки провер етс  на логическое функционирование п входов ЦИС контролируемого блока 18. Если провер ема  ЦИС содержит более п входов, тогда ее проверка продолжаетс  в последующих периодах проверки. Коммутатор 4 (фиг. 7) работает следующим образом. В исходном состо нии коммутатор 4 подготовлен дл  проверки нелогических дефектов контролируемого блока 18: контакты первого реле выбора режима 214 соедин ют общую точку первой группы контактов реле 209 с выходом 25, контакты второго реле выбора режима 215 соедин ют общую точку третьей группы контактов реле 211 с выходом 26, контакты третьего реле выбора режима 216 отсоедин ют общую точку п той группы контактов реле 213 от выхода 26. В режиме контрол  ложных замыканий проводников на элементы ИЛИ 206, элементы ИЛИ 207 по входу 34 поступают адреса контрольных точек проводников , согласно которым замыкаютс  соответствующие контакты реле в исполнительной части первого и третьего каналов коммутатора 4, подключа  пару контрольных точек провер емых проводников к узлу 91 блока 6. После окончани  проверки ложных замыканий проводников на вход 30 поступает сигнал, по которому контакты второго реле выбора режима 215 соедин ют общую точку третьей группы контактов реле 211 с входом 46, а контакты третьего реле выбора режима 216 соедин ют общую точку п той группы контактов реле с выходом 26. В режиме контрол  целостности про ВОДНИКОВ на элементы ИЛИ 206 и на (формационные входы р.егистра 192 из блока 6 поступают по входу 34 адреса контрольных точек проводников, согласно которым замыкаютс  соответствующие контакты реле в исполнительной части первого и п того каналов коммутатора 4, подключа  пару контрольных точек провер емого проводника к узлу 91 блока 6. После окончани  проверки целостности проводников на вход 31 поступает сигнал, по которому контакты первого реле выбора режима 214 соедин ют общую точку первой группы кон тактов реле 209 ко входу,44, а контакты второго реле выбора режима 215 соедин ют общую точку третьей труппы контактов реле с выходом 46. В режиме проверки логических дефектов ЦИС на элементы ИЛИ 206, на информационные входы регистра 189 и элементы ИЛИ 207 из регистра 3 поступают адреса контрольных точек вхо дов ЦИС, согласно которым замыкаютс  соответствующие контакты реле в исполнительной части первого, второго и третьего каналов коммутатора 4, подключа  три входа провер емой ЦИС ко входам 44-46. Одновременно в указанном режиме контрол  на информационные входы реги стра 191 из регистра 3 поступает адрее контрольной точки выхода провер е мой ЦИС, согласно которому замыкаетс  cooтвetcтвyю дий контакт реле в исполнительной части четвертого канала ком мутатора 4, подключа  выход провер емой ЦИС к выходу 27. Таким образом, предлагаемое устройство имеет следующие преимущества по с завнению с известньо4и. Наличие блока 6 позвол ет обнаруживать нелогические дефекты контролируемого блока 18 с использованием малых напр жений контрол . При наличии нелогических дефектов (иапри1 5136 мер, дефектов шин питани  ЦИС) примен емое дл  контрол  напр жение не приводит к по влению дополнительных дефектов ЦИС. Только после устранени  всех нелогических дефектов на контролируемый блок 18 подаетс  номинальное напр жение питани  дл  поиска логических дефектов. Благодар  такому подходу обеспечиваетс  неразрушаюший характер проверки контролируемого блока 18. Известные методы контрол  с достуitoM только к торцовому разъему печатной платы позвол ет установить дефект с точностью до вюсодного контакта платы . Применение коммутатора 4 позвол ет производить подключение к выводам Отдельной ЦИС, благодар  чему можно {увеличить глубину поиска дефекта с точностью до вывода минимального конструктивного элемента (корпуса ЦИС). Поскольку система элементов, на основе которой создаютс  современные контролируемые блоки, состоит из ограниченного количества типов элементов, хранение тестов дл  отдельных элементов требует меньшей емкости пам ти по сравнению с емкостью пам ти, необйодимой дл  хранени  полного теста контролируемого блока 18. Применение методов сжати  входных тестовых и эталонных сигналов позвол ет значительно сократить объем хранимой информации.

Фиг.1

М.

Лг

-О О-

т

Фиг.5

Claims (4)

1. УСТРОЙСТВО ДЛЯ АВТОМАТИЧЕСКОГО ПОИСКА ДЕФЕКТОВ В ЛОГИЧЕСКИХ БЛОКАХ, содержащее блок памяти, блок выбора адреса, дискриминатор выходных сигналов, блок сравнения, и блок управления, первый и второй выходы которого соединены соответственно со входом блока выбора адреса и управляющим входом блока памяти, информационный и адресный входы которого соединены соответственно с информационным входом устройства и выходом блока выбора адреса, отличающееся тем, что, с целью расширения области применения устройства, в него введены регистр команд, постоянная память сжатых данных, коммутатор точек, регистр начальных условий, регистр сжатых эталонных сигналов, регистр сжатых выходных сигналов, сумматор по модулю два, блок воспроизведения, теста, блок элементов И разрешения, кнопка Пуск и блок предварительного анализа, причем первый, второй, третий, четвертый управляющие выход^- блока предварительного анализа соединены соответственно с первым и вторым информационными входами коммутатора точек, с первым входом блока управления, со вторым входом блока управления и синхровходом блока памяти, первая, вторая и третья группы выходов которого соединены соответственно с группами информационных входов регистра начальных условий, регистра команд и блока предварительного анализа, первая и вторая группы информационных выходов которого соединены соответственно с первыми группами информационных входов коммутатора точек и блока памяти, вторая группа информационных входов которого соединена с группой выходов блока’ элементов И разрешения, первый вход которого соединен с выходом блока сравнения, первая группа входов которого соединена с группой выходов регистра сжатых эталонных сигналов, группа информационных входов которого соединена с первой группой выходов постоянной памяти сжатых данных, вторая, третья и четвертая группы выходов которого соединены соответственно с первой, второй и третьей группами входов блока воспроизведения теста, первый, второй и третий выходы которого соединены соответственно с третьим, четвертым и пятым информационными входами коммутатора точек, первый, второй и третий выходы которого соединены соответственно с первым и вторым контрольными входами блока предварительного анализа и со входом дискриминатора выходных сигналов, выход которого соединен со входом сумматора по модулю два, выход .SU.„. 1108451 которого соединен с первым информационным входом регистра сжатых выходных сигналов, группа выходов которого соединена со второй группой входов блока сравнения и с группой входов сумматора по модулю два, первая и вторая группы выходов регистра команд соединены соответственно с группой входов .постоянной памяти сжатых данных и с группой входов блока элементов И разрешения и второй группой информационных входов коммутатора точек, информационный вход устройства соединен с третьим входом блока управления, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, деся-А' тый, одиннадцатый выходы которого соединены соответственно с управляющим входом регистра команд, с управляющим входом регистра начальных условий, с управляющим входом коммутатора точек, с управляющим входом блока предварительного анализа, со входом постоянной памяти сжатья данных, е управляющим входом регистра сжатья эталонных сигналов, с управляющим входом регистра сжатья выходных сигналов, С первым и вторым входами блока воспроизведения теста, четвертый вход блока управления соединен с выходом кнопки Пуск, группа вьяодов коммутатора точек и группа вьяодов регистра начальных условий образуют контрольную группу вьяодов устройства, третья группа информационных входов коммутатора точек является контрольной группой входов устройства, причем блок управления содержит два распределителя импульса, генератор импульсов, три триггера, дешифратор, |три элемента И,пять элементов ИЛИ, причем вьяод генератора импульсов соединен с первыми входами первого и второго элементов И, второй вход и выход первого элемента И соединены соответственно с прямым выходом первого триггера и со входом первого распределителя импульсов, первый - пятый выходы которого соединены соответственно с первыми входами первого четвертого элементов ИЛИ и с шестым выходом блока управления, единичный вход первого триггера соединен с четвертым входом блока управления и нулевым входом третьего триггера, единичный вход и инверсный вьяод которого соединены соответственно со вторым входом блока управления и с первым входом третьего элемента И, вьяод которого соединен с единичным входом второго триггера, прямой выход которого соединен со вторым входом второго элемента И, вьяод которого соединен со входом второго распределителя импульсов, первый - одиннадцатый выходы которого соединены соответственно со вторыми входами первого, второго и третьего элементов ИЛИ, с четвертым выходом блока управления, с первым входом пятого элемента ИЛИ, с восьмым вьяодом блока управления, со вторыми входами четвертого и пятого элементов ИЛИ, с десятым, одиннадцатым и девятым выходами блока управления, второй вход третьего элемента И соединен с первым входом блока управления и с нулевым входом первого триггера, нулевой вход второго триггера соединен через дешифратор с третьим входом блока управления, выходы первого - пятого элементов ИЛИ соединены соответственно с первым,вторым,третьим,седьмым и пя'тым выходами блока управления, причем блок предварительного анализа содержит регистр, семь счетчиков, три схемы сравнения, делитель частоты, сумматор, узел управления, узел измерения, четыре группы элементов И, группу элементов И-НЕ, три группы элементов ИЛИ, элемент НЕ, два элемента И, три элемента ИЛИ, причем группа вьяодов регистра соединена с группами информационных входов первого - четвертого счетчиков и с первой группой входов первой схемы сравнения, вьяод которой соединен с первым входом узла управления и с первым входом первого элемента ИЛИ, вьяод второго элемента ИЛИ соединен с суммирующим входом пятого счетчика, группа вьяодов которого соединена с первыми входами соответствующих элементов ИЛИ первой группы, с первой группой входов второй схемы сравнения и с первой группой входов третьей схемы сравнения, вы- . ход которой соединен с первыми входами элементов И первой группы, выходы которья соединены с первыми входами соответствующих элементов ИЛИ второй группы, выходы которья соединены с первой группой информационных вьяодов блока предварительного анализа, группа выходов третьего счетчика соединена соответственно с первой группой входов узла управления и с группой информационных входов делителя частоты, выход которого соединен с суммирующим входом шестого счетчика, группа выходов которого соединена со второй группой входов узла управления, с первыми входами соответствующих элементов И-НЕ группы и первыми входами элементов И второй группы, выходы которых соединены с первыми входами соответствующих элементов ИЛИ третьей группы, выходы элементов И-НЕ группы соединены со вторыми входами соответствующих элементов ИЛИ третьей группы, выходы которых соединены с группой входов· сумматора, группа выходов которого соединена с группой информационных входов седьмого счетчика, группа выходов которого соединена с первыми входами соответствующих элементов И третьей группы, со вторыми входами соответствующих элементов ИЛИ первой группы и со второй группой входов второй схемы сравнения, выход которой соединен со вторыми входами элементов И третьей группы, выходы которых соединены со вторыми входами соответствующих элементов ИЛИ второй группы, группа выходов второго счетчика соединена с третьими входами соответствующих элементов ИЛИ второй группы и со второй группой входов первой схемы сравнения, группа выходов первого счетчика соединена со вторыми входами соответствующих элементов И первой группы и со второй группой входов третьей схемы сравнения, вы|ходы элементов ИЛИ первой группы соединены с первыми входами соответству!ющих элементов И четвертой группы, (выходы которых соединены со второй •группой информационных выходов блока (Предварительного элемента, вход узла (Измерения соединен со вторым контрольным входом блока предварительного !анализа, вход-выход узла измерения (соединены с первым входом первого элемента И и через элемент НЕ с первым входом второго элемента И, выход которого соединен с первым вхо, дом третьего элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом первого элемента И и со вторым входом узла управления, выход первого элемента ИЛИ соединен с вычитающим входом четвертого счетчика, выход переноса которого соединен с третьим входом узла управления и третьим управляющим выходом блока предварительного анализа, выход переноса третьего счетчика соединен.с четвер тым входом узла управления, выход переноса первого счетчика соединен с пятым входом узла управления, выход переноса шестого счетчика соединен с шестым входом узла управления, управляющий вход блока предварительного анализа соединен с седьмым входом узла управления, группа информационных входов регистра является группой информационных входов блока предварительного анализа, первый контрольный вход блока предварительного анализа соединен с первым входом первого элемента И, первый - восемнадцатый выходы узла управления соединены соответственно с первым управляющим выходом блока предварительного анализа, со вторым управляющим выходом блока предварительного анализа и вторым входом первого элемента И, со входами разрешения записи третьего и четвертого счетчиков, с суммирующим входом третьего счетчика, со вхо*дом разрешения записи первого счетчика, первым входом второго элемента ИЛИ и вторым входом первого элемента ИЛИ, с вычитающим входом первого счетчика и третьими входами элементов И первой группы, с вычитающим входом третьего счетчика, со вто¹рыми входами элементов И второй груп⁴пы, со вторыми входами элементов ИНЕ группы, со входом разрешения записи седьмого счетчика, с вычитающим входом седьмого счетчика, со входом разрешения записи регистра, со входом разрешения записи второго счетчика и вторым входом второго эле мента ИЛИ, с суммирующим входом второго счетчика, с вычитающим входом шестого счетчика и суммирующим входов седьмого счетчика и третьими входами элементов И третьей группы, со вторым входом второго элемента И, с управляющим входом делителя частоты, со вторыми входами элементов И четвертой группы и четвертым управляющим выходом блока предварительного анализа.

2. Устройство по π. 1, отличающееся тем, что узел управления блока предварительного анализа содержит регистр сдвига, четыре распределителя импульсов, два дешифратора, десять триггеров, семнадцать элементов И, пять элементов ИЛИ, два генератора импульсов, причем выход первого генератора импульсов соединен с первыми входами первого, второго,

110845 третьего и чегпертиго элементов Л, выход второго генератора импульсов соединен с синхронизирующим входом первого триггера и первыми входами пятого - девятого элементов И, второй вход и выход пятого элемента И соединены соответственно с прямым выходом второго триггера и со входом первого распределителя импульсов, первый, второй, третий, четвертый выходы которого соединены соответственно с первым входом первого элемента ИЛИ, с первым входом второго элемента ИЛИ, с единичным входом третьего триггера, с нулевым входом второго триггера и первым входом третьего элемента ИЛИ, выход которого соединен с единичным входом четвертого триггера, выход которого соединен со вторым входом шестого элемента И, выход которого соединен со входом второго распределителя импульсов, первый и второй выходы которого соединены соответственно с пятым выходом узла и с единичным входом пятого триггера, выход которого соединен со вторым входом второго элемента И, выход которого соединен с шестым выходом узла, первый вход десятого элемента И соединен со вторым входом блока, первым входом четвертого элемента ИЛИ, информационным входом первого триггера, первым входом одиннадцатого элемента И и единичным входом шестого триггера, прямой выход которого соединен со вторым входом седьмого элемента И, выход которого соединен со входом третьего распределителя, первый, второй, третий, четвертый, пятый, шестой, седьмой выходы которого соединены соответственно с семнадцатым выходом узла и вторым входом второго элемента ИЛИ, с единичным входом седьмого триггера, с первыми входами двенадцатого и тринадцатого элементов И, с десятым выходом узла, с единичным входом восьмого триггера, с первым входом четырнадцатого элемента И, с первым входом патнадцатого элемента И, выход κοτο-ι рого соединен со вторым входом третьего элемента ИЛИ, нулевым входом шеето«го триггера и первым входом пятого элемента ИЛИ, выход которого соединен с восемнадцатым выходом узла, нулевой вход восьмого триггера соединен с шестым входом узла, а прямой выход со вторым входом третьего элемента И, выход которого соединен с пятнадца тым выходом узла, нулевой вход седьмого триггера соединен с четвертым входом узла, а прямой выход - со втог рым входом четвертого элемента И, выход которого соединен с седьмым выходом узла, нулевой вход третьего триггера соединен через первый дешифратор с первой группой входов узла, а прямой выход - со вторым входом первого элемента И, выход которого соединен с четвертым выходом узла, вторые входы четырнадцатого и пятнадцатого элементов И соедйнены через второй дешифратор со второй группой входов узла, выход четырнадцатого элемента И соединен с одиннадцатым выходом узла, второй вход четвертого элемента ИЛИ соединен с третьим входом узла, третьим входом второго элемента ИЛИ и входом регистра сдвига, первый выход которого соединен с первым входом шестнадцатого элемента И, шестнадцатым выходом узла и вторым входом десятого элемента И, второй выход - с первым входом семнадцатого элемента И, вторьм входом одиннадцатого элемента И и первым выходом узла, а третий выход - со вторым выходом узла, второй вход семнадцатого элемента И соединен с седьмым входом узла и вторым входом шестнадцатого элемента И, а выход - с единичным входом девятого триггера', прямой выход которого соединен со вторым входом восьмого элемента И, выход которого соединен со входом четвертого распределителя импульсов, первый и второй выходы которого соединены со ответственно с тринадцатым выходом узла и со вторым входом первого элемента ИЛИ,а третий выход - с нулевым входом девятого триггера и единичным входом десятого триггера,нулевой вход и прямой выход которого соединены соответственно с первым входом узла и со вторым входом девятого элемента И, выход которого соединен с четырнадцатым выходом узла, прямой выход первого триггера соединен со вторым входом двенадцатого элемента И, выход которого соединен с восьмым выходом узла, инверсный выход первого триггера соединен с третьим входом четырнадцатого элемента И и вторым входом тринадцатого элемента И, выход которого соединен с девятым выходом узла, нулевой вход пятого триггера соединен с пятым входом узла, выход шестнадцатого элемента И соединен с еди ничным входом второго триггера, выход десятого элемента И соединен со вторым входом пятого элемента ИЛИ, .выход второго элемента ИЛИ соединен с третьим выходом узла, выход первого элемента ИЛИ соединен с двенадцатым выходом узла, выход четвертого элемента ИЛИ соединен с нулевым входом четвертого триггера, выход одиннадцатого элемента И соединен с третьим входом пятого элемента ИЛИ.

3. Устройство по π. 1, отличающееся тем, что узел измерения блока предварительного анализа содержит эталонный резистор, операционный усилитель, двуханодный стабилитрон и источник опорного напряжения, причем выход источника опорного напряжения соединен через эталонный резистор с первым выводом двуханодного стабилитрона, со входом узла и с инвертирующим входом операционного усилителя, выход которого соединен со вторым выводом двуханодного стабилитрона и со входом-выходом узла.

4. Устройствд поп. 1, отличающееся тем, что блок воспроизведения теста содержит два регистра, сумматор по модулю два, два счетчика, распределитель импульсов, два триггера, группу элементов И, два элемента И, три элемента ИЛИ и генератор импульсов, причем выход генератора импульсов соединен с первым входом первого элемента И, выход которого соединен с вычитающим входом первого счетчика, управляющими входами первого и второго регистров, информационный вход второго регистра соединен с выходом сумматора по модулю два, первый вход которого соединен с выходом первого регистра, группа информационных входов которого соединена с третьей группой входов блока, первый вход второго элемента И соединен с первым входом блока, а выход - со входами разрешения записи первого регистра, второго счетчика и первого счетчика, выход переноса которого соединен с нулевым входом первого триггера, тактовым входом распределителя импульсов, установочным входом второго регистра и вычитающим входом второго счетчика, выход переноса которого соединен с установочным входом распределителя импульсов и единичным входом второго триггера, прямой выход которого соединен со вторым входом второго элемента И, группа выходов второго регистра соединена со вторым входом сумматора по модулю два и первыми входами соответствующих элементов И группы, вторые входы которых подключены к соответствующим выходам распределителя импульсов, а выходы [к соответствующим группам входов первого, второго и третьего элементов ИЛИ, выходы которых соединены соответственно с первым, вторым и третьий выходами блока, нулевой вход второго триггера соединен со вторым входом блока и единичным входом первого триггера, прямой выход которого соединен со вторым входом первого элемента И, группы информационных входов первого и второго счетчиков соединены соответственно с первой и второй группами входов блока.