JPS6280751A - レジスタの割込み出力制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、例えば計算機或は−マイクロ・コンピュータ
等、各種処理装置の周辺制御部における割込み出力制御
方式に関するものである。

従来の技術 例えばファクシミリの様な、通信回線を使ってデータの
伝送を行なう装置では、この装置の内部で各種処理操作
をするために、複数のデータ処理部間でデータを送受信
するのが一般的である。そして、かかるデータ処理部間
でのデータの送受信操作は、データ処理部間にスティタ
ス・レジスタを配置し、このスティタス・レジスタのデ
ータ内容に従って割込み動作等をコントロールすること
により実行される。

かかるデータ処理部に対して割込みを行なわせる制御回
路の一般例としては、例えば第２図に示すようなものが
ある０これは、ノへンドシェーク法によるデータ送受信
回路を制御する回路である。

データ送受信回路は、データ端末装置（通常、端末装置
に相当し、以下ＤＴＥと略称する）側に設けられ、当該
ＤＴＥ側のデータ回線であるノくス２に接続されて送信
データの処理、送出を行う第１ｒ　　の処理装置１と、
データ回線終端装置（通信回線等、以下ＤＣＥという）
側に設けられ、このＤＣＥ側のバス４に接続されて受信
データの処理、送出を行う第２の処理装置３とを有する
。かかる第１及び第２の処理装置１，３に対して各種動
作指令を発して制御するために、バス２，４間にはステ
ィタス・レジスタ６が設置される。このステイ１タス書
レジスタ６は、上記の如きデータ伝送システムにあって
は、送信データを格納する送信データ・レジスタ、受信
データを格納する受信データ・レジスタの状態を表わす
ビット（ＴＸ、ＥＭＰＴＹ；Ｐｘ・ＦＵＬＬ）や、これ
ら送信データ・レジスタ、受信データ・レジスタと第１
の処理装置１．第２の処理装置３との間でデータの送信
が行なわれたときの作動の正常、異常の別を表わすピッ
）（ＴＸ・ハンドシェイクエラー；Ｒｘ・ハンドシェイ
クエラー）等の各フラグビットを有する。

このような第１の処理装置、或は第２の処理装置３との
間におけるスティタス・レジスタからの割込み出力は、
スティタス・レジスタの各ビットのレベル（電圧のＨ状
態又はＬ状態）によって出力する場合と、スティタス・
レジスタの各ビットのレベルの変化点（ポジティブ・エ
ッジ、ネガティブ・エッジ等）を検出して割込み発信す
る場合とがある。

従来、特にスティタス・レジスタの各ピントのレベルの
変化点を検知して割込み信号の出力を行なう方式として
は、たとえば第３図に示すような構成図から成る方式が
採用されている。この例では、８ビツト構成のスティタ
ス・レジスタ２１と、このスティタス・レジスタ１の各
ビット毎にレベルの変化点を検出するポジティブ・エッ
ジ検出回路２２及びネガティブエツジ検出回路２３と、
これら雨検出回路２２．２３からの割込み信号線のいず
れかを選択接続するマルチプレクサ回路２４と、割込み
信号のイネーブル、ディスイネーブル制御用のゲート回
路２６と、上記マルチプレクサ回路２４に対してポジテ
ィブ・エッジ検出信号を出力するか又はネガティブ・エ
ッジ検出信号を出力するかを選択制御するエッジセレク
ト・レジスタ２６と、上記ゲート回路６に対してイネー
ブル又はディスイネーブルの制御操作を行なうイネーブ
ル・レジスタ２７とから成っている。

このような従来の割込み出力の制御方式では、スティタ
ス・レジスタ２１の各ビット（０〜７）からの出力信号
は、エツジ検出回路２２又は２３によってポジティブ・
エッジ又はネガティブ・エッジが検出される。他方、エ
ッジセレクト・レジスタ２６とイネーブル・レジスタ２
７には、それぞれ各ビット毎にエツジセレクトデータ（
１又は０）或はイネーブル、ディスイネーブルデータ（
１又は０）がプログラムを設定されており、この設定さ
れたデータに応じて、エツジ検出回路２２又は２３より
発生する割込み信号は、各ビット毎にポジティブ・エッ
ジ割込みか、ネガティブ・エッジ割込みかが選択され、
さらにその出力が、イネーブル・レジスタ２７の設定値
に応じて各ビット毎にゲートされ、その出力が割込み信
号として出力される。

エツジセレクト働レジスタ２６とイネーブル昏レジスタ
２７との２本のレジスタによって作られる割込み出力モ
ードとしては例えば、下記の第１表で示されるものがあ
る。

第１表 発明が解決しようとする問題点 しかしながら、このような従来の割込み出力の制御方式
にあっては、上の表からも明らかなように、割込み発信
を制御するために、エッジセレクト・レジスタ２６と、
イネーブル番レジスタ２７との２本のレジスタを用いて
いながら、割込み出力モードとしてはスティタス・レジ
スタ１の各ビットに対応してポジティブ・エッジ割込み
のモード、ネガティブ・エッジ割込みのモード、又は割
込み出力不可のモードといった、合計３種類のモードし
か制御していないという問題があった。即ち、エッジセ
レクト・レジスタ２６とイネーブル・レジスタ２７の２
本のレジスタを備えていることから、両制御用のレジス
タ２６．２７から出力された制御信号を組合わせれば、
本来はスティタス・レジスタ１の各ビット毎に２Ｘ２＝
４種類のモードまで選択制御することができるのに対し
て、実際には３種類のモードまでしか用いておらずエッ
ジセレクト・レジスタ２６及びイネーブル・レジスタ２
７のモード実現能力を充分に引出していないという不具
合があった。

本発明は、上述の問題点に鑑みてなされたもので、複数
の割込制御用のレジスタを用い、これら双方の制御用出
力信号を組合わせることにより複数の割込み出力モード
を実現し、これらの出力モードから一つを選択すること
ができる効率の高い割込み出力制御方式を提供すること
を目的とするものである。

問題点を解決するための手段 本発明は上記目的を達成するため、割込み信号を発する
レジスタに、ポジティブ・エッジ検出手段と、ネガティ
ブ・エッジ検出手段と、両エツジ検出手段とを各ビット
対応で接続し、また各ビットについて上記複数のエツジ
検出手段の出力から一つのエツジ検出出力信号を選択す
る手段を設ける一方、この信号選択手段に、選択動作を
制御する複数のエッジセレクト・レジスタを接続し、当
該複数のエッジセレクト・レジスタからの制御信号を組
合わせることにより、上記各種のエツジ割込み及び割込
み出力不可の複数モードのうち一つの割込み発信モード
の選択を行なうようにしたことを要旨とするものである
。

作　　用 スティタス・レジスタからの割込み出力は、各ビット毎
にポジティフーエッジ、ネガティブ−エツジ、両エツジ
が検出される。これらのエツジ検出出力信号は割込み不
可信号と共に選択手段に入力される。一方、複数のエッ
ジセレクト・レジスタには各ビット毎にエツジセレクト
データがプログラム設定され、それぞれの出力信号が組
合わせられて組合せ数分だけの種類の制御信号として選
択手段に入力される。この制御信号の入力によって選択
手段では一つのモードが選択され、このモード出力が割
込み出力として処理装置等へ伝送されるＯ 実施例 以下、本発明の一実施例を開面を参照して説明する。

第１図は本発明の割込み出力制御方式を実行する回路構
成図である。この回路は割込み信号を出力するレジスタ
であるスティタス・レジスタ１１と、スティタス・レジ
スタ１１からの出力に対して各ビット毎にレベルの変化
点を検出する手段であるポジティブ・エッジ検出回路１
２、ネガティブ・エッジ検出回路１３、および両エツジ
検出回路１４と、これら各エツジ検出回路１２，１３゜
１４からの出力信号と割込不可を示すグラウンド出力信
号とが入力される端子Ｄ１．Ｄ２．Ｄ３．Ｄ４をスティ
タス・レジスタ１１の各ビット対応で有する４対１セレ
クトタイプの選択手段であるマルチプレクサ１６と、プ
ログラム操作によって制御データを設定可能なエッジセ
レクト・レジスタ１６．１７とから成る。これら二つの
エッジセレクト・レジスタ１６．１７の各ビットからは
マルチプレクサ１５制御用の信号線が延び、スティタス
自レジスタ１１の各ビットに対して２本ずつの信号線が
上記マルチプレクサ１６のＡ端子及びＢ端子に入力して
いる。

かかる構成を有する制御回路において、スティタスレジ
スタ１１の各ビット（０〜７）のレベル変化はポジティ
ブ・エッジ検出回路１２、ネガティブ・エッジ検出回路
１３、両エツジ検出回路１４のそれぞれによって検出さ
れ、その検出信号がマルチプレクサ１６に入力される。

一方、工・ノジセレクト・レジスタ１６．１７の各ビッ
トからは予めプログラム設定されたセレクト信号がそれ
ぞれマルチプレクサ１６のＡ端子、Ｂ端子に送出され、
このセレクト信号によってマルチプレクサ１６が機能し
、各ビット毎に各エツジ検出回路１２，１３゜１４又は
グラウンド線の、計４本の信号線のうち一本が選択され
て、割込み信号として出力され、このような動作によっ
て下記の第２表に示すような４種類の割込み出力の制御
モードが得られるようになっている。

第２表 発明の効果 以上の説明から明らかなように、本発明によれば複数の
エッジセレクト・レジスタを選択手段に対する制御部と
して用い、各エッジセレクト・レジスタからの出力信号
の組合わせによってポジティブ・エッジ割込み、ネガテ
ィブ・エッジ割込み、両エツジ割込み及び割込み出力不
可といった最大伊上記組合せの分だけの複数の種類のモ
ードを選択することができるから、無駄のない割込み出
力の制御が行なえるという効果が得られる。

【図面の簡単な説明】

第１図は本発明のレジスタの割込み出力制御方式式を実
行するための制御回路の一例のブロック図、第２図は本
発明が適用されるデータ送受信制御回路のブロック図、
第３図は従来の割込み出力制御方式の概略的構成図であ
る。 １１・・・・・・スティタス・レジスタ、１２・・・・
・・ポジティブ・エッジ検出回路、１３・・・・・・ネ
ガティブ・エッジ検出回路、１４・・・・・・両エツジ
検出回路、１６・・・・・・マルチプレクサ、１６．１
７・・・・・・エッジセレクト・レジスタ。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第　
ｌＷＪ 第２図

Claims (1)

【特許請求の範囲】
1. 複数ビットを構成する各ビットのレベル変化を検出して
   処理装置に対する割込み信号を発するレジスタに、ポジ
   ティブ・エッジ検出手段と、ネガティブ・エッジ検出手
   段と、両エッジ検出手段とを上記レジスタの各ビットに
   対応させて接続し、また各ビットについて上記各エッジ
   検出手段の出力信号及び割込み出力不可信号のうちの一
   つの信号を選択する手段を設け、この選択手段に、選択
   動作を制御する複数のエッジセレクト・レジスタを接続
   し、当該エッジセレクト・レジスタからの制御信号を組
   合わせることにより、当該組合わせによって実現し得る
   最大限の種類の割込み出力モードを選択し得るようにし
   たことを特徴とするレジスタの割込み出力制御方式。