JPH03129528A - 割込制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、割込制御装置に関し、特に、マイクロコンピ
ュータと周辺ロジックとの割込制御を行なう、割込制御
装置に関する。

［従来の枝術］ 従来のマイクロコンピュータシステムでは、周辺ロジッ
ク（ＬＳＩまたは１チツプのＩＣに内蔵されている場合
は周辺ロジック部）において、ＣＰＵ（中央処理装置の
略）に対して割込みを要求するために用いる割込要求ビ
ット（以下、ＩＰビットと称す）を設けている。前記Ｉ
Ｐビットへのセットおよびリセット処理は、たとえば以
下のように行なっている。

（１）　複数のＩＰビットを、ＣＰＵから１回でアクセ
ス可能な専用レジスタに設け、ソフトウェアにより自由
に！Ｐビットのセットおよびリセットを行なう。

（２）　　　ＩＰビットを割込要求源ごとに別々のレジ
スタに設け、セットおよびリセットを２〜３ビツトで示
されるビットパターン（たとえば、割込要求セット−′
００１”、割込要求リセット−“０１０°）として予め
定め、ソフトウェアにより割込要求のセットおよびリセ
ットを行なう。

（３）　　　ＩＰビットは、外部要因（カウンタのカウ
ントアツプあるいは外部信号の変化など）によってのみ
セットされ、ソフトウェアではリセットのみと限定して
行なう。

［発明が解決しようとする課８］ しかしながら、上述のように複数のＩＰビットが、ＣＰ
Ｕからの同一アドレス指定によりアクセス可能な割込要
求レジスタ（以下、ＩＲＱレジスタと称す）にまとめて
構成される場合、以下に示すような問題がある。

（１）　　　ＩＲＱレジスタの該当ＩＰビットをリセッ
トする場合、ＩＲＱレジスタにデータ“０”を書込むと
すれば、非該当ＩＰビット（リセットすべきでないＩＰ
ビット）までリセットしてしまうという問題がある。

（２）　　　ＩＲＱレジスタの特定ＩＰビットをリセッ
トしようとする場合、リセットすべき該当ＩＰビットに
“○”を書込み、他の非該当ＩＰビットすべてに“１”
を書込むとすれば、該当ＩＰビットはリセットされるが
、非該当ＩＰビット中で本来″０”であった！Ｐビット
は、逆にセットされてしまうという問題がある。

（３）　ソフトウェアによるＩＲＱレジスタのアクセス
は、ＩＰビットのリセット時のみと限定する場合、ソフ
トウェアにより自由にＩＰビットをセットできないとい
う問題がある。

（４）　上記（１）および（２）の問題を解消するため
に、ソフトウェアによる該当ＩＰビットのリセット時に
、まず、該当ＩＰビット以外に非該当ＩＰビットもセッ
トされていないか確認するため、−旦、ＩＲＱレジスタ
の内容を読出す。その後、読出されたＩＲＱレジスタの
内容に基づいて、該当ＩＰビットのみリセットするよう
に各ＩＰビットを設定し、これをリセットのためにＩＲ
Ｑレジスタに書込むようにする。しかしながら、ＩＲＱ
レジスタからの読出後からＩＲＱレジスタへの書込量ま
での期間に、非同期現象の発生に応じて非該当ＩＰビッ
トがセットされると、リセットのためのＩＲＱレジスタ
書込により、このセットされた非該当ＩＰビットがリセ
ットされてしまうという問題がある。

それゆえに、本発明の目的は、マイクロコンピュータと
周辺ロジックとの割込制御において、割込要求ビットの
セット／リセットの誤操作を防止することのできる、割
込制御装置を提供することである。

［課題を解決するための手段］ 本発明に係る割込制御装置は、中央処理装置と、周辺ロ
ジックとの間の割込みを制御する割込制御装置であり、
第１および第２の端子を有する少なくεも１個のビット
を含むレジスタ手段を備え、前記レジスタ手段の少なく
とも１個のビットにストアされた情報を変更する指令を
与える変更指令付与手段と、前記中央処理装置からの読
出指令に応答して、前記レジスタ手段にストアされる情
報を読出す読出手段と、前記変更指令付与手段からの受
出指令に応答して、かつ前記読出手段から読出された情
報に基づいて、前記中なくとも１個のビット情報を変更
するためのビット情報を発生するビット情報発生手段を
備える。さらに本装置は、前記中央処理装置からの書込
指令と、前記ビット情報発生手段により発生されるビッ
ト情報とに応答して、前記中なくとも１個のビットを前
記第２の端子を介して変更させる手段とを備え、さらに
前記ビットの前記第１の端子は前記周辺ロジックからの
割込要求信号を受け、それによって対応のビットがセッ
トされるように構成される。

［作用］ 本発明に係る割込制御装置は、以上のように構成される
ので、中央処理装置のアクセスにより、上記レジスタ手
段に含まれる該当ビットの情報を、該当ビットの第２の
端子を介して任意に変更できる。また、前記周辺ロジッ
クからの割込要求信号は、前記中央処理装置のアクセス
とは独立して、前記第１の端子を介して該当ビットに設
定される。

〔実施例〕

以下、本発明の一実施例について図面を参照して詳細に
説明する。

第１図は、本発明の一実施例の割込制御装置１の構成を
示す概略図である。第１図（ａ）は、割込制御装置１の
概略構成を説明するための図である。第１図（ｂ）は、
割込制御装置１の回路構成を示す概略図である。

第１図（ａ）において、割込制御装置１のＩＲＱレジス
タ２は、８ビツトのＩＰビットＢＯないしビットＢ７を
含む。さらに、ＩＲＱレジスタ２はデータバス１１を介
してＣＰＵおよび周辺ロジックと接続され、周辺ロジッ
クからは、割込要求である外部ＩＲＱ要因ｉ　（ｉ−Ｏ
ｓ　１．２、・・・７）が各ＩＰビットＢｉに与えられ
る。また、ＣＰＵからはＩＲＱレジスタ２内容の読出パ
ルスＩＲＱＲＤおよび書込パルスＩＲＱＷＲが与えられ
る。さらに、ＩＲＱレジスタ２は読出パルスＩＲＱＲＤ
に応答して読出可能状態となり、応じて読出される各Ｉ
ＰビットＢｉの読出信号ＲＢｉ　（ｉ−０１１，２、・
・・、７）をデータバス１１を介してＣＰＵに与える。

また、書込パルスＩＲＱＷＲに応答して、書込可能状態
となり、応じてＣＰＵから与えられる書込信号ＷＢｉを
各ＩＰビットＢｉに書込むよう動作する。このＣＰＵが
行なうＩＲＱレジスタ２のアクセス処理の動作の詳細に
ついては後述する。

次に、ＩＲＱレジスタ２の各ＩＰビットＢｉ（ｉ−０，
１，２、・・・、７）のセットおよびリセット動作を制
御する回路について、第１図（ｂ）を参照して説明する
。

第１図（ｂ）において、ＩＲＱレジスタ２は、ＩＰビッ
ト回路２１ｉ　　（ｉ−”Ｏｌｌ、２、・・・、７）、
ＩＲＱレジスタ２の内容読出時にＩＰビット回路２１ｉ
の出力信号をラッチするＩＰビットデータラッチ回路２
２ｉ、ＩＲＱレジスタ読出状態ラッチ回路２３、ＩＲＱ
レジスタ書込終了検出回路２４．２人力ＡＮＤゲート２
５ｉ、４人力ＡＮＤゲート２６ｔおよびトライステート
バッファ２７１を含む。図示するように、上述のＩＲＱ
レジスタ読出状態ラッチ回路２３およびＩＲＱレジスタ
書込終了検出回路２４を除く他の回路は、ＩＲＱレジス
タ２のＩＰビットＢＯないしＢ７についてそれぞれ存在
し、各ＩＰビットＢｉについて同様な回路構成となって
いる。また、各トライステートバッファ２７ｉの出力端
はデータバス１１に接続され、さらに、各ＩＰビット回
路２１ｉは外部ＩＲＱ要因ｉを周辺ロジックから入力す
るように構成される。

次に、上述の各回路の動作について説明する。

ＩＲＱレジスタ読出状態ラッチ回路２３は、読出パルス
ＩＲＱＲＤをラッチするように動作する。

また、ＩＲＱレジスタ書込終了検出回路２４は、書込パ
ルスＩＲＱＷＲを入力し、ＩＲＱレジスタ２への書込終
了を検出するように動作する。

トライステートバッファ２７ｉは、読出パルスＩＲＱＲ
ＤおよびＩＰピットデータラッチ回路２２１の出力信号
を入力し、読出パルスＩＲＱＲＤが与えられる期間は導
通状態となり、ＩＰビットデータラッチ回路２２ｉから
の出力信号を通過するように動作する。しかし、読出パ
ルスＩ　ＲＱＲＤが与えられない期間は非導通状態とな
るよう動作する。

４人力ＡＮＤゲート２６１は、その論理積成立時に限り
、ＩＰビット回路２１ｉにリセット信号を与えることが
できる。これに応じて、！Ｐビット回路２１ｉはリセッ
トされる。

ＩＰビットデータラッチ回路２２ｉは、前段に接続され
るＩＰビット回路２１ｉの出力信号をラッチする。ラッ
チされた信号は、直後の読出パルスＩ　ＲＱＲＤの入力
タイミングに応じて次段の回路へ出力されるように動作
する。

前記！Ｐビット回路２１１は、４人力ＡＮＤゲー１２６
ｉの出力信号を受けるリセット信号入力端子Ｒと、外部
ＩＲＱ要因ｉを入力するセット信号入力端子Ｓ１および
２人力ＡＮＤゲート２５ｉの出力信号を入力するセット
信号入力端子Ｓ２を含む。したがってＩＰビット回路２
１１は、外部ＩＲＱ要因ｉの入力または、書込信号ＷＢ
ｉ−″１ｍの書込パルスＩＲＱＷＲによる書込動作に応
じてセット状態となる。また、読出パルスＩＲＱＲＤに
応じてＩＲＱレジスタ２の内容読出後、セット状態にあ
るＩＰビット回路２１ｉに、再度、書込信号ＷＢｉ−“
１”を書込めばリセット状態に変わるように動作する。

この各ＩＰビットＢｉの回路動作についての詳細は後述
する。

次に、第１図（ａ）に示されるＣＰＵのＩＲＱレジスタ
２の読出しおよび書込みの処理動作について説明する。

ＣＰＵのＩＲＱレジスタ２アクセスによる情報変更のた
めの処理動作は、特定事象が発生したことに応答して実
行が開始される。つまり、特定事象の発生に応答して、
ＩＲＱレジスタ２のデータ内容を予め決められた内容に
変更するような処理が実行されるわけであるが、その詳
細について、説明する。

第２図は、本発明の一実施例の、ＣＰＵとＩＲＱレジス
タ２との入出力動作を示す処理フロー図であり、この処
理フローはＣＰＵがアクセス可能な記憶装置（図示しな
い）に予めプログラムとして格納される。

図において、ＣＰＵは、常時、ステップＳ１（図中では
Ｓｌと略す）において、特定事象が発生しているか否か
判別する。この特定事象の発生判別は、予め定められる
フラグの状態などにより行なうこεができる。なお、特
定事象とは、ＩＲＱレジスタ２のデータ西容変更を要求
するような事象のことであり、たとえば本装置を含む上
位装置の初期状態設定のために行なわれるＣＰＵの初期
化処理などが挙げられる。

ステップＳ１において、特定事象が発生していないと判
別される間は、ステップＳ１の判別処理が繰返される。

しかし、−旦、特定事象が発生したと判別されると、次
のステップＳ２の処理に移行する。

ステップＳ２においては、ＩＲＱレジスタ２をアドレス
指定し、読出パルスＩＲＱＲＤを出力する。これに応じ
てＩＲＱレジスタ２は読出可能状態となるわけであるが
、読出されたＩＲＱレジスタ２の内容はデータバス１１
に送り出される。その後、ＣＰＵは、・ステップＳ３の
処理に移行する。

ステップＳ３において、ＣＰＵは、データバス１１を経
由して与えられる、ＩＰビットＢＯないしＢ７の各デー
タを読込み、内部バッファなどに一時的に記憶する。そ
の後、ステップＳ４の処理に移る。ステップＳ４におい
ては、内部バッファなどに一時的に記憶されたＩＰビッ
トＢｉの各データに基づいて、データ内容を変更すべき
ＩＰビットＢｉを決める。つまり、前記ステップＳ１の
特定事象の発生状況に応じて、また、各ＩＰビットＢｉ
間の優先順位などに応じて、どのＩＰビットＢｉをセッ
トあるいはリセットの各状態に変更すべきかを決める。

その後、次のステップＳ５に移る。ステップＳ５におい
ては、前述のステップＳ４の判別結果に応じて、各ＩＦ
ビットＢｉに設定すべきデータ（１”または“０”）を
内部バッファに準備する。続いて、ステップＳ６におい
て、再度ＩＲＱレジスタ２をアドレス指定し、前述のス
テップＳ５で内部バッファに準備された各ＩＰビットＢ
１のデータをデータバス１１に送り出すと同特に、書込
パルスＩＲＱＷＲを出力し、ＩＲＱレジスタ２を書込可
能状態とする。

以上で、特定事象発生Ｂｊ７におけるＣＰＵのＩＲＱレ
ジスタ２に対するアクセス処理は終了する。

以降、アドレス指定されたＩＲＱレジスタ２は、書込パ
ルスＩＲＱＷＲが与えられることに応じて書込可能状態
となり、データバス１１を経由して与えられる各ＩＰビ
ットＢｉのデータをレジスタ内部の各ＩＰビットに書込
むことができる。

以上のように、ＣＰＵのアクセス処理によって、ＩＲＱ
レジスタ２の内容変更は容易に行なうことができる。

次に、ＩＲＱレジスタ２の特定ＩＰビットのセットおよ
びリセットの動作について図面を参照して詳細に説明す
る。

第３図は、特定ＩＰビットをＣＰＵからリセットしよう
とする場合の動作を説明するための図である。

第４図は、特定ＩＰビットをＣＰＵからセットしようと
する場合の動作を説明するための図である。

第３図および第４図ともに、ＩＲＱレジスタ２のＩＰビ
ットＢ２、Ｂ３、Ｂ６およびＢ７についての例を挙げる
。なお、他のＩＰビットも同様に処理されるので、他の
ＩＰビットについては説明を省略する。

まず、第１図ないし第３図を参照して、本来セット状態
のＩＰビットＢ３をリセットする場合を例にとって、Ｉ
Ｐビットリセットの動作について説明する。なお、ＩＰ
ビットＢ７については、第３図に示すようにＣＰＵから
のアクセス期間に外部ＩＲＱ要因７が成立し、応じてセ
ット状態に変わると想定する。

なお、最初ＩＰビットＢ２およびＢ３は′１”が設定さ
れ、ＩＰビットＢ６およびＢ７は“０”が設定されてい
ると想定する。

さて、リセット処理とは、本来セット状態（“１°）に
あるＩＰビットを、リセット状態（“０＃）に設定する
ことであり、本装置によれば、セット状態にあるＩＰビ
ットにＣＰＵから“１”を書込むことにより、該ＩＰビ
ットをリセット状態に設定できる。

第３図中、Ｒ■ないしＲ■は、ＩＰビットの信号検出の
各状態を示し、Ｒ■は、前述の特定づｆ象の発生に応じ
てＩＲＱレジスタ２から読出される第１回目の読出信号
ＲＢｉ、Ｒ■はＩＲＱレジスタ２に書込むための書込信
号ＷＢｉＳＲ■はＩＲＱレジスタ２に書込信号ＷＢｉを
書込むとき、ＣＰＵ側ですでに読出された第１回目の読
出信号ＲＢｉ１およびＲ■は前記Ｒ■の書込信号ＷＢｉ
書込終了後に、前述の特定事象の発生に応じて読出され
る第２回目の読出信号ＲＢｉの各検出状態を示す。

まず状！Ｒ■において、前掲第２図で述べたように、Ｃ
ＰＵは、第１回目の読出パルスＩ　ＲＱＲＤを出力し、
これに応答してデータバス１１を経由して与えられるＩ
ＲＱレジスタ２の内容を内部バッファに読込む。この内
部バッファに読込まれた第１回目の読出信号ＲＢｉによ
り！ＰビットＢ２およびＢ３は“１“、ＩＰビットＢ６
およびＢ７は′０”に設定されていることを判別する。

続いて、状態Ｒ■において、ＣＰＵは状！！Ｒ■の各Ｉ
Ｐビットの検出状態および特定事象の、発生状況などに
基づいて、ＩＰビットＢ３のみをリセットするように、
書込信号ＷＢ３およびＷＢ６は“１”、書込信号ＷＢ２
およびＷＢ７は“Ｏｍに設定する。その後、ＣＰＵは書
込信号ＷＢｉをデータバス１１に送り、書込パルスＩＲ
ＱＷＲの書込タイミングに応じて各ＩＰビット回路２１
ｉ１：　Ａ　Ｎ　Ｄゲート２５１を介して、書込信号Ｗ
Ｂｉを与える。

次に、書込信号ＷＢｔ書込時以降、すなわち状態Ｒ■以
降の各ＩＰビットの回路動作について、説明する。

まず、ＩＰビットＢ２について説明する。状態Ｒ■にお
いて“Ｏ”書込時、２人力ＡＮＤゲート２５２の論理積
は成立しないので、ＩＰビット回路２１２の出力信号は
“１”を維持した状態で、次のＩＰビットデークラッチ
回路２２２にラッチされる。このとき、状態Ｒ■に示す
ように、ＣＰＵは、前回読出された読出信号ＲＢ２を“
１”と判別している。

次に、状態Ｒ■において、ＣＰＵより２回目の読出パル
スＩＲＱＲＤが与えられると、応じてＩＰビットデーク
ラッチ回路２２２にラッチされた書込終了後の書込信号
ＷＢ２（−“１”）は、トライステートバッファ２７２
およびデータバス１１を介してＣＰＵに与えられる。応
じて、ＣＰＵは読出信号ＲＢ２を“１”と読取る。した
がって、ＩＰビットがセット状態にある場合、“Ｏｏを
書込んでもＩＰビットはリセットされない。

次に、ビットＢ３について説明する。

状態Ｒ■において、書込信号ＷＢ３−“１”の書込時、
まず、４人力ＡＮＤゲート２６４の論理積が成立する。

応じて、ＩＰビット回路２１３はリセット信号入力端子
Ｒを介してリセット信号が人力されるので、出力信号は
“０”に変わる。この出力信号は次のＩＰビットデータ
ラッチ回路２２３にラッチされる。このとき、状態Ｒ■
に示すように、ＣＰＵは、前回読出された読出信号ＲＢ
３を′１゛と判別している。次に、状７！！Ｒ■におい
て、ＣＰＵより２回目の読出パルスＩＲＱＲＤが与えら
れると、まずＩＰビットデークラッチ回路２２３はラッ
チしていた“０”を出力する。出力された“０”はトラ
イステートバッファ２７３およびデータバス１１を経由
してＣＰＵに読込まれる。応じて、ＣＰＵは２回目の読
出信号ＲＢ３を“０′″と読込むので、ＩＰビットＢ３
はリセットされたと判別する。

以上のように、ＩＰビットがセット状態にある場合、Ｃ
ＰＵより再度“１”を書込めば、該ＩＰビットをリセッ
ト状態にできる。

次に、ＩＰビットＢ６について説明する。

状ｔ！Ｒ■において書込信号ＷＢ６−“１”の書込時、
２人力ＡＮＤゲート２５６の論理積が成立する。応じて
、ＩＰビット回路２１６はセット信号入力端子Ｓ２を介
してセット信号が与えられ、セット状態に変わり、“１
”を次段の回路に出力する。したがって、ＩＰビットデ
ークラッチ回路２１６は′１”をラッチすることになる
。このとき、状態Ｒ■に示すように、ＣＰＵは、前回読
出された読出信号ＲＢ６を“０”と読取っている。

次に、状態Ｒ■において、ＣＰＵより２回目の読出パル
スＩ　ＲＱＲＤが与えられると、ＩＰビットデータラッ
チ回路２２６はラッチしていた“１”をトライステート
バッフ７２７６およびデータバス１１を介してＣＰＵに
出力する。これに応じてＣＰＵは読出信号ＲＢ６を“ｌ
”と読取り、ＩＰビットＢ６がセットされたことを認識
する。

以上のように、ＩＰビットがリセット状態にある場合、
信号“１°を書込むと、該ＩＰビットはセットされるこ
とになる。また、ＩＲＱレジスタ２内の一方のＩＰビッ
トＢｔをセットし、他方のＩＰビットＢ１をリセットす
ることが並行して行なえる。

次に、ＩＰビットＢ７について説明する。

冒頭でも述べたように、ＣＰＵのＩＲＱレジスタ２のア
クセス期間にＩＰビットＢ７は、外部ＩＲＱ要因７の成
立により、セット状態に変化したと想定する。

まず、ＩＰビットＢ７について状ｆｉＲ■において、書
込信号ＷＢ７−“０”を書込む。しかし、その前後で外
部ＩＲＱ要因７が成立するので、ＩＰビット回路２１７
は、セット信号入力端子Ｓ１を介してセット信号を入力
し、セット状態に変化する。これに応じて、次段のＩＰ
ビットデータラッチ回路２１７１：：’″１”が出力さ
れる。したがって、ＩＰビットデータラッチ回路２１７
は外部ＩＲＱ要囚７の成立による“１”をラッチしたこ
とになる。このとき、状態Ｒ■に示すように、ＣＰＵは
前回読出された読出信号ＲＢ７を“０”と読取っている
。次に、状態Ｒ■において、ＣＰＵより２回目の読出パ
ルスＩＲＱＲＤが与えられると、ＩＰビットデータラッ
チ回路２２７は、ラッチしていた外部ＩＲＱ要因７の成
立による′１”をトライステートバッファ２７７および
データバス１１を介してＣＰＵに与える。これに応じて
ＣＰＵは読出信号ＲＢ７は“１”に変化したと読取るの
で、外部ＩＲＱ要因７が成立したことを認識する。

以上のように、ＩＦビットＢｉは、ＣＰＵからのアクセ
ス期間とは無関係に外部ＩＲＱ要因ｉ成立により、セッ
ト状態に変わることができる。すなわち、ＣＰＵの書込
信号ＷＢｉ（“０”および１１″）の如何にかかわらず
、また、ＣＰＵのアクセス処理とは独立して、ＩＰビッ
トＢｉは外部ＩＲＱ要囚ｉの成立によるセット状態を維
持できる。

また、上述のように、ＩＲＱレジスタ２の特定ＩＰビッ
トＢｉをリセットしようとする場合には、−旦、ＣＰＵ
によりＩＲＱレジスタ２の読出操作を行なう。その後、
リセットすべきＩＰビットにセット信号（−“１”）を
書込むようにすればリセットできる。また、非同期現象
の発坐（外部割込要因の成立なと）によるＩＰビットの
セット動作とＣＰＵのリセット動作とは独立して行なえ
るので、所望のＩＰビットのリセットが誤動作なしに行
なえる。

次に、第１図、第２図および第４図を参照して、リセッ
ト状態のＩＰビットＢ７をセットする場合を例にとって
、ＩＰビットセット動作について説明する。なお、最初
ＩＰビットＢ２およびＢ３は“１”が設定され、ＩＰビ
ットＢ６およびＢ７は′０”が設定されていると想定す
る。

第４図中、Ｗ■ないしＷ■は、信号検出の各状態を示す
。たとえばＷ■はＩＲＱレジスタ２書込時および書込直
前にＣＰＵが読取った第１回目の読出信号ＲＢ　ｔ、Ｗ
■はＩＲＱレジスタ２に書込む書込信号ＷＢｉ、Ｗ■は
書込終了後にＣＰＵが読取る第２回目の読出信号ＲＢｉ
の各検出状態を示す。

状ｔ！Ｗ■において、書込性および書込直前のＩＲＱレ
ジスタ２の内容が示される。ＣＰＵは、前述の特定事象
の発生に応じてＩＲＱレジスタ２の内容を読取り、ＩＰ
ビットＢ２およびＢ３はセット状態にあり、ＩＰビット
Ｂ６およびＢ７はリセット状態にあることを認識する。

この場合、冒頭でも述べたように、ＩＰビットＢ７のみ
をセット状態にすると想定すれば、ＣＰＵは、状＠Ｗ■
において次のように書込信号ＷＢｉを内部バッファに設
定する。すなわち、特定事象発生の状況などに基づいて
ＩＰビットＢ７のみをセットするために、書込信号ＷＢ
７のみを“１°に設定し、これをデータバス１１を経由
して送出し、書込パルスＩＲＱＷＲとともに各ＩＰビッ
トＢｉに書込む。

次に、上述のＣＰＵによる書込処理終了後の各ＩＰビッ
トの動作について説明する。

まずＩＰビットＢ２について説明する。

書込信号ＷＢ２−“０”の書込終了後、ＩＰビット回路
２１２の出力信号は変化しない。つまり、１１ｉ１１を
次段の！Ｐビットデークラッチ回路２２２に出力し、こ
れに応じてＩＰビットデータラッチ回路２２２は“１”
をラッチする。次に、書込終了後の状態Ｗ■において、
ＣＰＵより２回目の読出パルスＩＲＱＲＤが与えられる
と、これに応じてＩＰビットデークラッチ回路２２２は
トライステートバッファ２７２およびデータバス１１を
介して“１”をＣＰＵに出力する。したがって、ＣＰＵ
は読出信号ＲＢ２を１と読取る。したがって、ＩＰビッ
トＢｉがセット状態にある場合、ＣＰＵより“Ｏ”を書
込んでも、ＩＰビットはセット状態を維持できる。

次にＩＰビットＢ３についても、前述のＩＰビットＢ２
と同様な回路動作を行ない、セット状態を維持できるの
で、説明を省略する。

次に、ＩＰビットＢ６について説明する。

この場合、！Ｐビット回路２１６の出力信号は”０”で
ある。その後、ＩＰビットＢ２およびＢ３同様に状態Ｗ
■においても、２同日に読出される読出信号ＲＢ６は変
化しないので、ＣＰＵはＩＰビットＢ６は“○”、すな
わちリセット状態を維持していると認識する。したがっ
て、ＩＰビットＢｉがリセット状態にある場合、ＣＰＵ
より“Ｏ”を書込んでも変化せず、ＩＰビットＢｉはリ
セット状態を維持できる。

次に、ＩＰビットＢ７について説明する。

冒頭でも述べたように、ＩＰビットＢ７については、リ
セット状態からセット状態に変わるように書込信号ＷＢ
７が書込パルスＩＲＱＷＲにより書込まれる。このとき
、２人力ＡＮＤゲート２５７の論理積が成立し、応じて
ＩＰビット回路２１７はセット状態となり“１”を出力
する。これに応じてＩＰビットデークラッチ回路２２７
は“１“をラッチする。次に、書込終了後の状態Ｗ■に
おいて、ＣＰＵから２同目の読出パルスＩＲＱＲＤが与
えられると、ＩＰビットデータラッチ回路２２７は、ラ
ッチしていた“１ｍをトライステートバッファ２７７お
よびデータバス１１を介してＣＰＵに出力する。したが
って、ＣＰＵは、読出信号ＲＢ７を“１＃と読取るので
、ＩＰビットＢ７はセット状態に変化したと認識する。

したがって、ＩＰビットＢｉがリセット状態にある場合
、ＣＰＵから１″を書込むようにすれば、該ＩＰビット
をセット状態に受出できる。

上述のように、ＩＲＱレジスタ２の特定ＩＰビットＢｉ
をセットする場合には、セットすべき該当ＩＰビットＢ
ｉにセット信号（−“１＃）を書込めば、該当ＩＰビッ
トＢｉをセット状態に変更できる。

［発明の効果］ 以上のように、本発明によれば、割込要求レジスタ西の
各割込要求ビットについて、ＣＰＵのアクセスにより所
望の割込要求ビットのセット／リセットが可能となり、
かつ、割込要求ビットのセット／リセットの誤操作を防
止することができる。

また、この処理は非同期現象による割込要求ビットのセ
ット処理（外部割込要因の発生など）と独立して行なう
ことができるなどの効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の割込制御装置の構成を示
す概略図である。第２図は、本発明の一実施例のＣＰＵ
とＩＲＱレジスタとの入出力動作を示す処理フロー図で
ある。第３図は、特定ＩＰビットをＣＰＵからリセット
しようとする場合の動作を説明するための図である。第
４図は、特定ＩＰビットをＣＰＵからセットしようとす
る場合の動作を説明するための図である。 図中、１は割込制御装置、２はＩＲＱレジスタ、Ｂｉは
ＩＰビット、Ｉ　ＲＱＲＤは読出パルス、ＩＲＱＷＲは
書込パルス、ＷＢｉは書込ｆ５号、ＲＢｉは読出信号、
２１ｔはＩＰヒビ１回路、２２ｉはＩＦビットデータラ
ッチ回路、２３はＩＲＱレジスタ読出状態ラッチ回路、
２４はＩＲＱレジスタ書込終了検出回路、２５ｉは２人
力ＡＮＤゲート、２６ｉは４人力ＡＮＤゲートおよび２
７ｉはトライステートバッファである。 （ｉ−０，１，２、・・・、７） なお、各図中、同−ｎ号は同一または相当部分を示す。 ８１（２） （０） ｊｆＪ込刺御躾Ｉ ａｔ　：　ＩＰｅ；ント ＷＢｉ：キｂ１ｔテ ＲＢｉ　　繁メ住矛 ＩＲＱＲＤ社鷹ｌ：−ぺ ＩＲＱ’ｉｌ／Ｒ’、１１２〉４Ｃ＋　し入（１・Ｏ，
ｌ　、２−・・、７） ５１．９２’　ｕアト０１テ入ａｊ＃ケｐ４Ｊで７１１
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Claims (1)

1. 【特許請求の範囲】 中央処理装置と、周辺ロジックとの間の割込みを制御す
   る割込制御装置であって、 第１および第２の端子を有する少なくとも１個のビット
   を含むレジスタ手段と、 前記レジスタ手段の少なくとも１個のビットにストアさ
   れた情報を変更する指令を与える変更指令付与手段と、 前記中央処理装置からの読出指令に応答して、前記レジ
   スタ手段にストアされる情報を読出す読出手段と、 前記変更指令付与手段からの変更指令に応答して、かつ
   前記読出手段から読出された情報に基づいて、前記少な
   くとも１個のビット情報を変更するためのビット情報を
   発生するビット情報発生手段と、 前記中央処理装置からの書込指令と、前記ビット情報発
   生手段により発生されるビット情報とに応答して、前記
   少なくとも１個のビットを前記第２の端子を介して変更
   させる手段とを備え、前記ビットの前記第１の端子は前
   記周辺ロジックからの割込要求信号を受け、それによっ
   て対応のビットがセットされる、割込制御装置。