CN101572117A - 半导体存储装置和操作半导体存储装置的方法 - Google Patents

半导体存储装置和操作半导体存储装置的方法 Download PDF

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Abstract

本发明提供了一种半导体存储装置和操作半导体存储装置的方法。半导体存储装置包括：数据输出单元，被配置为与数据输出时钟同步地输出数据；以及时钟控制单元，被配置为在读取命令的控制下选择性地将数据输出时钟传送到数据输出单元。

Description

半导体存储装置和操作半导体存储装置的方法
相关申请的交叉引用
本发明要求2008年4月30日提交的韩国专利申请第10-2008-0040905号的优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种通过控制时钟的触发(toggling)来降低半导体存储装置的电流消耗的技术。
背景技术
图1是示出传统的双数据速率版本3(DDR3，double data rate version3)半导体存储装置中的DQ外围电路和时钟树的框图。
通常，半导体存储装置包括AC外围电路和DQ外围电路。AC外围电路包括用于接收地址、命令和时钟的垫、时钟缓冲器以及命令解码器。DQ外围电路是指集中了数据输入/输出垫和用于控制这些垫的电路的区域。
AC外围电路的延迟锁定环(DLL，delay locked loop)110用于补偿半导体存储装置的外部时钟和内部时钟之间的偏差(skew)。DQ外围电路使用从DLL 110输出的上升和下降时钟RCLKDLL和FCLKDLL来控制数据输出。
从DLL 110输出的上升时钟RCLKDLL和下降时钟FCLKDLL具有180度的相位差。因为如果在仅将一个时钟传送到DQ外围电路的情况下占空比在时钟传送过程中发生变化，则使用时钟的下降沿的控制电路的工作定时变得失配，所以使用具有180度相位差的上升和下降时钟RCLKDLL和FCLKDLL。
DQ外围电路包括跨域(domain crossing)单元120和时钟传送单元130。
时钟传送单元130将从DLL 110输出的上升时钟RCLKDLL和下降时钟FCLKDLL传送到第一缓冲单元140和第二缓冲单元150。根据使用的数据输入/输出引脚(DQ引脚)的数量，半导体存储装置可以以×8模式或者以×16模式工作。在×8模式下，时钟传送单元130仅将上升时钟RCLKDLL和下降时钟FCLKDLL传送到第一缓冲单元140。这是因为仅使用八个数据引脚输出数据。在×16模式下，时钟传送单元130将上升时钟RCLKDLL和下降时钟FCLKDLL传送到第一缓冲单元140和第二缓冲单元150。注意，虽然使用字母L和U来区分时钟，以区分传送到第一缓冲单元140的时钟和传送到第二缓冲单元150的时钟，但是这些时钟彼此基本相同。
第一缓冲单元140将上升时钟RCLKDLL和下降时钟FCLKDLL提供给数据输出单元161至168，第二缓冲单元150将上升时钟RCLKDLL和下降时钟FCLKDLL提供给数据输出单元169至176。然后，数据输出单元161至176在上升时钟RCLKDLL和下降时钟FCLKDLL处对齐数据，以将数据输出到半导体存储装置外部。数据输出单元161至176是指用于控制数据输出的电路，例如对齐并输出数据使得可以将数据输出到数据引脚(DQ引脚)的管道锁存器(pipe latch)。
跨域单元120是响应于与外部时钟CLK同步输入的读取命令RDCMD产生与内部时钟RCLKDLL同步的内部读取命令LATENCY的电路。这是因为在半导体存储装置的读取操作中，必须参考作为DLL 110的输出时钟的内部时钟RCLKDLL或者FCLKDLL进行操作。
图2是示出图1的跨域单元120的内部块的框图。
跨域单元120包括DLL计数器240、EXT计数器260、比较器270、初始化单元220、D触发器210、锁存器250和复制器(replica)230。
OERST信号OERST是使能跨域单元120的信号。初始化单元220是根据在模式寄存器组(MRS，mode register set)中设置的CAS等待时间CL<5:11>确定DLL计数器240的初始值的电路。DDR3支持CL5至CL11。复制器230是基于半导体存储装置的外部时钟CLK和内部时钟RCLKDLL之间的偏差模型的延迟电路。因此，复制器230具有与外部时钟CLK和内部时钟RCLKDLL之间的偏差相等的延迟值。
现在，描述跨域。当OERST信号OERST、即使能信号被使能时，D触发器210与内部时钟RCLKDLL的下降沿同步地锁存OERST信号OERST。然后，作为D触发器210锁存OERST信号OERST的结果而输出的DLLRST信号DLLRST使能初始化单元220。初始化单元220使能DLL计数器240。每当内部时钟RCLKDLL被使能时，DLL计数器240从初始化单元220设置的初始值开始增大DLL计数器代码值DLLCNT<2:0>。在通过复制器230时，DLLRST信号DLLRST被外部时钟CLK和内部时钟RCLKDLL之间的偏差延迟，并将其锁存到锁存器(D-LATCH)250。锁存器250锁存的EXRST信号EXRST使能EXT计数器260。每当外部时钟CLK被使能时，EXT计数器260增大EXT计数器代码值EXTCNT<2:0>。与DLL计数器240不同，EXT计数器260的初始值是零。
在读取命令RDCMD被使能时，比较器270存储EXT计数器260的EXT计数器代码值EXTCNT<2:0>。在DLL计数器代码值DLLCNT<2:0>等于所存储的EXT计数器代码值EXTCNT<2:0>时，比较器270使能内部读取命令LATENCY。
图3是示出跨域单元120的操作的时序图。
具体地，图3示出CL＝6的情况下的跨域。如果必须在CL-3处产生内部读取命令LATENCY，CL-3意为因为CL＝6，所以从输入外部读取命令RD开始经过三个时钟周期的时间，也就是说，如果在数据输出之前三个时钟周期使能内部读取命令LATENCY，从而准备好数据输出，则将DLL计数器代码值DLLCNT<2:0>的初始值设置为5。以与外部时钟和内部时钟之间的偏差(tDLL)同样长的时间差使能DLLRST信号DLLRST和EXTRST信号EXTRST。然后，从初始值5开始对DLL计数器代码值DLLCNT<2:0>进行计数，从初始值0开始对EXT计数器代码值EXTCNT<2:0>进行计数。
当在这种状态下应用读取命令RDCMD时，响应于读取命令RDCMD存储EXT代码值EXTCNT<2:0>，例如在图3的情况下，存储“2”。在DLL计数器代码值DLLCNT<2:0>等于所存储的EXT代码值EXTCNT<2:0>，也就是2时，使能内部读取命令LATENCY。
在图3中，在点CL-3处使能内部读取命令LATENCY。这意味着DQ外围电路在实际数据输出之前的三个时钟周期开始准备数据输出。
此外，在半导体存储装置中，随着从DDR2到DDR3工作速度变得更高，工作频率提高，并且因为以更高的速率进行时钟触发，所以电流消耗也增加。参考图1，从DLL 110输出的上升和下降时钟RCLKDLL和FCLKDLL通过时钟传送单元130传送到第一缓冲单元140和第二缓冲单元150，然后传送到数据输出单元161至176中的每一个。相应地，因为持续触发上升和下降时钟RCLKDLL和FCLKDLL，所以在图1的DQ外围电路中示出的所有块持续地消耗电流。
发明内容
本发明的实施例涉及通过在半导体存储装置的DQ外围电路中防止不必要的时钟触发来降低半导体存储装置的电流消耗。
根据本发明的一个方面，提供了一种半导体存储装置，包括：数据输出单元，被配置为与数据输出时钟同步地输出数据；以及时钟控制单元，被配置为在读取命令的控制下选择性地将数据输出时钟传送到数据输出单元。
根据本发明的另一方面，提供了一种半导体存储装置，包括：时钟校正电路，被配置为输出上升时钟和下降时钟，其中在读取命令的控制下选择性地输出上升时钟和下降时钟中的一个；数据输出单元，被配置为与数据输出时钟同步地输出数据；以及时钟控制单元，被配置为在读取命令的控制下选择性地将上升时钟和下降时钟传送到数据输出单元作为数据输出时钟。
根据本发明的又一方面，提供了一种半导体存储装置，包括DQ外围电路，使用用于对读取命令进行跨域并且用于输出数据的输出时钟，其中除了用于跨域的输出时钟之外，仅在读取操作过程中提供用于数据输出的输出时钟。
根据本发明的再一方面，提供了一种操作半导体存储装置的方法，包括：接收读取命令；使用接收的读取命令定义准备数据输出的时间段和将数据输出到半导体存储装置外部的时间段作为提供输出时钟的时间段；以及在定义的时间段期间提供输出时钟用于数据输出。
附图说明
图1是示出传统的DDR3半导体存储装置的DQ外围电路和时钟树的框图。
图2是示出图1的跨域单元的内部块的框图。
图3是示出图1的跨域单元的操作的时序图。
图4是示出根据本发明的实施例的半导体存储装置的DQ外围电路和时钟树的框图。
图5是图4的时钟控制单元的框图。
图6是图5的第一控制器的框图。
图7是图6的管道锁存器的框图。
图8是图5的第二控制器的框图。
图9是示出图4的时钟控制单元的操作的时序图。
图10是示出对在图4的时钟校正电路内输出的时钟进行控制的时钟输出电路的图。
具体实施方式
下文中，参考附图详细描述根据本发明的半导体存储装置和操作半导体存储装置的方法。
图4是根据本发明的实施例的半导体存储装置的DQ外围电路的框图。
根据本发明的实施例的半导体存储装置包括：数据输出单元461至476，其与数据输出时钟RCLKDLL和FCLKDLL同步地输出数据；以及时钟控制单元430，其在读取命令RDCMD的控制下选择性地将数据输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476。该半导体存储装置还可以包括：第一缓冲单元440，其接收从时钟控制单元430输出的数据输出时钟RCLKDLL_L和FCLKDLL_L，并且将数据输出控制时钟RCLKDLL_Q0、RCLKDLL_Q 1、FCLKDLL_Q0和FCLKDLL_Q1输出到数据输出单元461至468；以及第二缓冲单元450，其接收从时钟控制单元430输出的数据输出时钟RCLKDLL_U和FCLKDLL_U，并且将数据输出控制时钟RCLKDLL_Q0、RCLKDLL_Q1、FCLKDLL_Q0和FCLKDLL_Q1输出到数据输出单元469至476。
跨域单元420对与外部时钟CLK同步输入的读取命令RDCMD进行跨域，并且产生与内部时钟RCLKDLL同步的内部读取命令LATENCY。
输出使能信号产生单元421响应于内部读取命令LATENCY产生输出使能信号ROUTEN。在内部读取命令LATENCY被使能之后，输出使能信号ROUTEN在延迟预定数量的时钟周期之后被使能。将输出使能信号使能与突发长度(BL，burst length)同样长的时间段。
内部读取命令LATENCY是允许半导体存储装置开始准备数据输出的信号。输出使能信号ROUTEN是用于确定从半导体存储装置实际输出数据的定时的信号。也就是说，内部读取命令LATENCY是与数据输出的准备操作相关联的信号，而输出使能信号ROUTEN是与数据输出操作相关联的信号。
简略来说，本发明的实施例的特征在于以下的两个特征，以便降低半导体存储装置的电流消耗。
现在，描述本发明的实施例的第一特征。仅在读取操作中将数据输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476。仅在将数据输出到半导体存储装置外部的读取操作过程中使用数据输出时钟RCLKDLL和FCLKDLL，在写入操作中不使用数据输出时钟RCLKDLL和FCLKDLL。在写入操作中，不需要使用作为半导体存储装置的内部时钟的数据输出时钟RCLKDLL和FCLKDLL，这是因为从半导体存储装置外部一起输入数据选通信号(DQS/DQSB)和数据。
仅读取操作需要数据输出时钟RCLKDLL和FCLKDLL。然而，在相关技术中，不管是读取操作还是写入操作，在所有时间均将进行触发的数据输出时钟RCLKDLL和FCLKDLL输入到数据输出单元461至476。因此，即使在与数据输出操作无关的时间段期间，数据输出单元461至476也持续消耗电流。然而，根据本发明的实施例，因为仅在读取操作过程中将数据输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476，所以在读取操作之外的操作过程中在数据输出单元461至476中不会产生不必要的电流消耗。
在时钟控制单元430的控制下仅在读取操作中将数据输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476。当输入读取命令RDCMD时，半导体存储装置必须进行数据输出的准备操作，例如数据对齐。在诸如数据对齐的准备操作之后，实际输出数据。也就是说，可以将读取操作划分为准备数据输出的操作和实际输出数据的操作。仅在准备要输出的数据和实际输出要输出的数据时，根据本发明的实施例的时钟控制单元430向数据输出单元461至476提供数据输出时钟。
时钟控制单元430使用读取命令RDCMD、内部读取命令LATENCY和输出使能信号ROUTEN来确定提供数据输出时钟RCLKDLL和FCLKDLL的时间段。因为根据读取命令RDCMD产生内部读取命令LATENCY和输出使能信号ROUTEN两者，因此可以将时钟控制单元430视为受到读取命令RDCMD的控制。稍后参考附图对时钟控制单元430进行详细说明。
现在，描述本发明的实施例的第二特征。与参考图2和3描述的传统跨域单元相同的跨域单元420对外部时钟CLK和内部时钟RCLKDLL进行计数。内部时钟RCLKDLL与上述数据输出时钟相同，但是代替“数据输出”使用不同的术语“内部”以区分数据输出时钟和外部时钟。在输入读取命令RDCMD后，对外部时钟CLK和内部时钟RCLKDLL进行计数的跨域单元420必须对输入的读取命令RDCMD进行跨域以产生内部读取命令LATENCY。也就是说，在跨域单元420中，必须在所有时间，甚至在读取操作之外的操作过程中触发并输入内部时钟RCLKDLL。由于该原因，必须在所有时间使能将内部时钟RCLKDLL提供给跨域单元420的时钟校正电路410。
然而，跨域单元420不同时使用从时钟校正电路410输出的上升时钟RCLKDLL和下降时钟FCLKDLL两者。跨域单元420仅使用上升时钟RCLKDLL和下降时钟FCLKDLL中的一个作为内部时钟。在附图中，使用上升时钟。在这种情况下，由于可以在不是读取操作的操作过程中防止从时钟校正电路410输出上升时钟RCLKDLL和下降时钟FCLKDLL中跨域单元420不使用的剩余时钟，所以可以进一步降低电流消耗。
时钟控制单元430将在读取操作中使能的时钟使能信号CLKEN输出到时钟校正电路410。在时钟使能信号CLKEN被使能时，时钟校正电路410的时钟输出电路输出上升时钟RCLKDLL和下降时钟FCLKDLL两者。然而，在时钟使能信号CLKEN失效时，时钟校正电路410的时钟输出电路不输出上升时钟RCLKDLL和下降时钟FCLKDLL中跨域单元420不使用的一个。
例如，如果跨域单元420使用上升时钟RCLKDLL，则在时钟使能信号CLKEN被使能时，时钟校正电路410内的时钟输出电路输出上升时钟RCLKDLL和下降时钟FCLKDLL两者。然而，在时钟使能信号CLKEN失效时，时钟输出电路停止触发下降时钟FCLKDLL，而仅输出上升时钟RCLKDLL。相反，如果跨域单元420使用下降时钟FCLKDLL，则在时钟使能信号CLKEN被使能时，时钟校正电路410内的时钟输出电路输出上升时钟RCLKDLL和下降时钟FCLKDLL两者。然而，在时钟使能信号CLKEN失效时，时钟输出电路停止触发上升时钟RCLKDLL，而仅输出下降时钟FCLKDLL。
时钟校正电路410是指用于产生半导体存储装置用来进行数据输出的内部时钟的电路，例如延迟锁定环(DLL)。目前，大多数半导体存储装置使用DLL作为时钟校正电路，但是代替DLL，可以使用锁相环(PLL，phase locked loop)作为时钟校正电路410。
稍后参考附图对时钟输出电路的其它细节进行说明，其设置在时钟校正电路内的输出端处并且在时钟使能信号CLKEN的控制下控制时钟RCLKDLL和FCLKDLL。
可以独立地应用或者同时应用以上描述的这些代表性特征。
总而言之，除了跨域所需的输出时钟(即输入到跨域单元420的时钟RCLKDLL)之外，根据本发明的实施例的半导体存储装置仅在读取操作中将用于数据输出的输出时钟(即输入到数据输出单元461至476的数据输出时钟RCLKDLL和FCLKDLL)提供给DQ外围电路(即使用输出时钟RCLKDLL和FCLKDLL对读取命令RDCMD进行跨域并且输出数据的DQ外围电路)。
因此，根据本发明的实施例，防止半导体存储装置的DQ外围电路不必要地消耗电流。
图5是图4的时钟控制单元430的框图。
时钟控制单元430包括第一控制器510、第二控制器520和时钟缓冲器530。
第一控制器510产生第一控制信号DLLCLKENB，用于控制在半导体存储装置的读取操作中在数据准备所需的时间段要传送给数据输出单元461至476的数据输出时钟RCLKDLL和FCLKDLL。第一控制器510使用读取命令RDCMD和内部读取命令LATENCY来产生第一控制信号DLLCLKENB。这是因为读取命令RDCMD和内部读取命令LATENCY是使半导体存储装置进行用于数据输出的诸如数据对齐的准备操作的信号。第一控制信号被使能为逻辑“低”。
第二控制器520产生第二控制信号DLLCLKOFF，用于控制在读取操作中实际输出数据时要传送给数据输出单元461至476的数据输出时钟RCLKDLL和FCLKDLL。第二控制器520使用输出使能信号ROUTEN产生第二控制信号DLLCLKOFF。这是因为输出使能信号ROUTEN是与从半导体存储装置实际输出数据的定时有关的信号。第二控制信号被使能为逻辑“低”。
时钟缓冲器530响应于第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF判断是否传送输出时钟RCLKDLL和FCLKDLL。如果第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF中的至少一个被使能为逻辑“低”，则时钟缓冲器530将输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476。通过第一缓冲单元440和第二缓冲单元450传送输出时钟RCLKDLL和FCLKDLL。然而，如果第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF两者都被失效为逻辑“高”，则时钟缓冲器530不将输出时钟RCLKDLL和FCLKDLL传送到数据输出单元461至476。也就是说，仅在半导体存储装置准备数据输出，即第一控制信号被使能时，或者在实际输出数据，即第二控制信号被使能时，时钟缓冲器530将输出时钟RCLKDLL和FCLKDLL输出到数据输出单元461至476。
现在描述时钟缓冲器530的操作。当第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF两者被失效为逻辑“高”时，时钟使能信号CLKEN被失效为逻辑“低”。因此，即使输出时钟RCLKDLL和FCLKDLL触发，时钟RCLKDLL_L、FCLKDLL_L、RCLKDLL_U和FCLKDLL_U也无法触发。
如果第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF中的至少一个被使能为逻辑“低”，则时钟使能信号CLKEN被使能为逻辑“高”。相应地，可以传送输出时钟RCLKDLL和FCLKDLL作为时钟RCLKDLL_L、FCLKDLL_L、RCLKDLL_U和FCLKDLL_U。
X16信号是在×16模式即使用16个DQ引脚输出数据的模式下被使能的信号。根据X16信号是否被使能，判断时钟控制单元430是否仅将输出时钟RCLKDLL和FCLKDLL传送到第一缓冲单元440，还是传送到第一缓冲单元440和第二缓冲单元450两者。
图6是第一控制器510的框图。
第一控制器510包括偏移部分610和信号产生部分620。偏移部分610将内部读取命令LATENCY偏移足够长的时钟以保证内部读取命令LATENCY的裕量(margin)，从而产生偏移的内部读取命令LATENCY4。信号产生部分620响应于读取命令RDCMD使能第一控制信号DLLCLKENB，并且响应于偏移的内部读取命令LATENCY4使第一控制信号DLLCLKENB失效。
偏移部分610包括串联连接的D触发器611、612和613。D触发器611、612和613中的每一个将输入信号偏移一个时钟周期，并输出偏移后的信号。因此，将输入到偏移部分610的内部读取命令LATENCY偏移3个时钟周期，并且成为偏移的内部读取命令LATENCY4。第一控制信号DLLCLKENB被内部读取命令LATENCY使能，而被偏移的内部读取命令LATENCY4失效。因此，根据偏移部分610将内部读取命令LATENCY偏移的时钟周期的数量来确定第一控制信号DLLCLKENB的使能时间段。由于该原因，偏移部分610中的D触发器611、612和613的数量可以根据在第一控制信号DLLCLKENB中需要设置多大的裕量而变化。
信号产生部分620可以包括两个管道锁存器621和622、响应于管道锁存器621和622的输出工作的SR锁存器623、624和625以及响应于SR锁存器623、624和625的输出值产生第一控制信号DLLCLKENB的与(AND)门626。
每当输入使能的输入信号RDCMD和LATENCY4时，管道锁存器621和622交替使能输出信号SP<0:2>和KP<0:2>。当首先将使能的读取命令RDCMD输入到管道锁存器621时，SP<0>信号被使能为逻辑“高”，然后当输入使能的读取命令RDCMD时，SP<1>信号被使能为逻辑“高”。也就是说，每当输入使能的读取命令RDCMD时，SP<0:2>信号SP<0:2>被交替使能为逻辑“高”。同样地，每当将使能的偏移内部读取命令LATENCY4输入到管道锁存器622时，KP<0:2>信号KP<0:2>被交替使能为逻辑“高”。
当输入被使能为逻辑“高”的SP信号时，SR锁存器623、624和625各自将其输出信号使能为逻辑“低”，当输入被使能为逻辑“高”的KP信号时，SR锁存器623、624和625各自使其输出信号失效为逻辑“高”。如果各SR锁存器623、624和625的输出信号中的至少一个被使能为逻辑“低”，则第一控制信号DLLCLKENB被使能为逻辑“低”。
现在，描述第一控制器510的总体操作。首先，对输入一个读取命令RDCMD的简单情况进行说明。当输入使能的读取命令RDCMD时，内部读取命令LATENCY被使能，并且从内部读取命令LATENCY偏移的内部读取命令LATENCY4被使能。读取命令RDCMD使能SP<0>信号，偏移的内部读取命令LATENCY4使能KP<0>。相应地，从SP<0>信号的使能点到KP<0>信号的使能点第一控制信号DLLCLKENB被使能。
即使连续输入读取命令RDCMD，也执行与上述操作类似的操作。不同之处在于因为当SR锁存器623、624和625的输出信号中的任意一个被使能为逻辑“低”时，使第一控制信号DLLCLKENB使能为逻辑“低”，所以第一控制信号DLLCLKENB被第一读取命令RDCMD使能，被最后的偏移内部读取命令LATENCY4失效。
总而言之，第一控制信号DLLCLKENB被读取命令RDCMD使能，并且被偏移的内部读取命令LATENCY4失效。如果连续输入读取命令RDCMD，则被连续的读取命令RDCMD中的每一个使能的第一控制信号DLLCLKENB的使能时间段互相重叠。也就是说，如果连续输入了3个读取命令RDCMD，则第一控制信号DLLCLKENB被第一读取命令RDCMD使能，而被第三偏移内部读取命令LATENCY4失效。
作为参考，在信号产生单元620中使用SR锁存器623、624和625的原因是读取命令RDCMD、内部读取命令LATENCY和偏移的内部读取命令LATENCY4是仅使能短的时间段的脉冲型信号。此外，使用3个SR锁存器623、624和625是因为通常在一个CAS等待时间(CL，CASlatency)中可以连续输入大约3个读取命令RDCMD。如果CAS等待时间(CL)增大并由此可以在CAS等待时间(CL)中连续输入更多读取命令，则必须增大SR锁存器623、624和625和管道锁存器621和622内的端子的数量(SR锁存器的数量增大，SP<0:N>信号和KP<0:N>信号的数量增大)。
第一控制器510从读取命令RDCMD的使能点到偏移的内部读取命令LATENCY4的使能点使能第一控制信号DLLCLKENB。因此，在半导体存储装置准备数据输出时，可以以充足的裕量使能第一控制信号DLLCLKENB。
图7是图6的管道锁存器621和622中的每一个的框图。
参考图7，管道锁存器621和622中的每一个包括：串联连接的D触发器710、720和730；以及与门740、750和760，其对D触发器710、720和730的输出信号Q<0:2>和输入信号分别进行“与”操作以输出管道锁存器621和622中的每一个的输出信号P<0:2>。这里，管道锁存器621的输入信号是读取命令RDCMD，管道锁存器622的输入信号是偏移的内部读取命令LATENCY4，管道锁存器621的输出信号是SP<0:2>信号，管道锁存器622的输出信号是KP<0:2>信号。
每当输入了输入信号时，即对于管道锁存器621是读取命令RDCMD，对于管道锁存器622是偏移的内部读取命令LATENCY4，必须依次使能输出信号P<0:2>。因此，将D触发器710的初始值设置为逻辑“高”，将D触发器720和730各自的初始值设置为逻辑“低”。
因为上面描述了管道锁存器621和622的操作，因此省略其详细说明。
图8是图5的第二控制器520的框图。
参考图8，第二控制器520包括：串联连接的D触发器810、820和830；以及或非(NOR)门840，其对D触发器810和830的偏移的输出使能信号ROUTEN2和ROUTEN4进行“或非”操作以产生第二控制信号DLLCLKOFF。
D触发器810、820和830参考时钟RCLKDLL偏移输出使能信号ROUTEN。D触发器810输出通过将输出使能信号ROUTEN偏移一个时钟周期而产生的偏移的输出使能信号ROUTEN2，D触发器830输出通过将输出使能信号ROUTEN偏移3个时钟周期而产生的偏移的输出使能信号ROUTEN4。如果输出使能信号ROUTEN2和输出使能信号ROUTEN4中的至少一个被使能为逻辑“高”，则第二控制信号DLLCLKOFF被使能为逻辑“低”。
如上所述，输出使能信号ROUTEN是与半导体存储装置实际输出数据的定时相关联的信号。第二控制器520产生将输出使能信号ROUTEN分别偏移预定数量的时钟周期的输出使能信号ROUTEN2和ROUTEN4，如果输出使能信号ROUTEN2和ROUTEN4中的至少一个被使能，则第二控制器520使能第二控制信号DLLCLKOFF。相应地，可以使能第二控制信号DLLCLKOFF，从而在半导体存储装置将数据输出到芯片外部时保证充足的裕量。
根据必须保证的裕量的宽度，可以改变第二控制器520偏移输出使能信号ROUTEN以输出例如ROUTEN1至ROUTEN5的偏移的输出使能信号、从而产生第二控制信号DLLCLKOFF的时钟周期的数量。也就是说，可以通过选择来确定偏移的时钟周期的数量。
通过使用偏移的输出使能信号ROUTEN2和ROUTEN4，第二控制器520以充足的裕量产生第二控制信号DLLCLKOFF。因此，在半导体存储装置实际将数据输出到DQ引脚时，可以以充足的裕量使能第二控制信号DLLCLKOFF。
图9是示出图4的时钟控制单元430的操作的时序图。
在图9中，示出在CAS等待时间是7(CL＝7)、突发长度是8(BL＝8)、并且在CL-3点处使能即在输入读取命令RDCMD之后四个时钟周期使能内部读取命令LATENCY的情况下的操作。
首先，当施加读取命令RDCMD时，响应于读取命令RDCMD第一控制信号DLLCLKENB被使能为逻辑“低”。第一控制信号DLLCLKENB保持其使能状态，直到偏移的内部读取命令LATENCY4被使能为止。将外部读取命令RD延迟tREP以产生读取命令RDCMD。tREP意为图2中的复制器延迟时间。
输出使能信号ROUTEN被内部读取命令LATENCY使能，因此偏移的输出使能信号ROUTEN2和ROUTEN4也被使能。在偏移的输出使能信号ROUTEN2或者ROUTEN4被使能时，第二控制信号DLLCLKOFF保持其使能状态。
在第一控制信号DLLCLKENB或者第二控制信号DLLCLKOFF被使能为逻辑“低”时，时钟使能信号CLKEN被使能为逻辑“高”。在时钟使能信号CLKEN被使能为逻辑“高”时，输出在时钟控制单元430中触发的输出时钟RCLKDLL_L和FCLKDLL_L。
在第一控制信号DLLCLKENB和第二控制信号DLLCLKOFF两者都被使能为逻辑“高”时，时钟使能信号CLKEN被失效为逻辑“低”，然后从时钟控制单元430输出的输出时钟RCLKDLL_L和FCLKDLL_L不触发。
图10是示出图4的时钟校正电路410内控制时钟RCLKDLL和FCLKDLL的时钟输出电路的图。
时钟输出电路设置在时钟校正电路410的输出端，控制时钟RCLKDLL和FCLKDLL的输出。时钟输出电路在电源电压VDD和从时钟控制单元430产生的时钟使能信号CLKEN的控制下工作。
在读取操作中时钟使能信号CLKEN被使能为逻辑“高”时，将从时钟校正电路410产生的上升时钟IRCLKDLL和下降时钟IFCLKDLL输出到外部(IRCLKDLL＝RCLKDLL，IFCLKDLL＝FCLKDLL)。
然而，在读取操作之外的操作中时钟使能信号CLKEN被失效为逻辑“低”时，将从时钟校正电路410产生的上升时钟IRCLKDLL输出到外部(IRCLKDLL＝RCLKDLL)，但是下降时钟IFCLKDLL不输出到时钟校正单元410外部。也就是说，下降时钟FCLKDLL不触发，而被固定为逻辑“低”。
因此，在不是读取操作的操作中，除了跨域所需的时钟RCLKDLL之外，根据本发明的实施例的半导体存储装置控制时钟FCLKDLL不从时钟校正电路输出，使得可以进一步降低其电流消耗(参见与图4的第二特征相关联的说明)。
现在，参考图4至图9说明半导体装置的操作。
根据本发明的实施例的操作半导体存储装置的方法包括：接收读取命令RDCMD；使用接收的读取命令RDCMD定义准备数据输出的时间段和将数据输出到半导体存储装置外部的时间段作为提供输出时钟RCLKDLL_L、FCLKDLL_L、RCLKDLL_U和FCLKDLL_U的时间段；以及在定义的时间段期间提供输出时钟RCLKDLL_L、FCLKDLL_L、RCLKDLL_U和FCLKDLL_U用于数据输出。
时间段的定义可以包括：使用读取命令RDCMD和通过对读取命令RDCMD进行跨域而产生的内部读取命令LATENCY定义用于数据准备的第一时间段，所述第一时间段是第一控制信号DLLCLKENB的使能时间段；使用输出使能信号ROUTEN来定义用于数据输出的第二时间段，所述第二时间段是第二控制信号DLLCLKOFF的使能时间段，所述输出使能信号ROUTEN在内部读取命令LATENCY被使能之后经过预定数量的时钟周期之后被使能与突发长度同样长的时间段；以及定义第一时间段和第二时间段的总时间段，即时钟使能信号CLKEN的使能时间段，作为提供输出时钟RCLKDLL_L、FCLKDLL_L、RCLKDLL_U和FCLKDLL_U的时间段。
根据本发明的实施例的半导体存储装置仅在读取操作过程中向数据输出单元提供时钟，从而防止了在不使用时钟的时间段中由于时钟触发而产生的不必要的电流消耗。
虽然针对特定实施例描述了本发明，但是对于本领域技术人员很明显，可以进行各种变化和变形，而不脱离如所附权利要求所限定的本发明的精神和范围。
具体地，很明显可以根据设计和读取操作所需的裕量使用上面描述的信号之外的信号，这是因为本发明的一个方面涉及通过仅在实际需要输出时钟的读取操作中向数据输出单元提供用于数据输出的输出时钟来降低电流消耗。

Claims (19)

1.一种半导体存储装置，包括：
数据输出单元，被配置为与数据输出时钟同步地输出数据；以及
时钟控制单元，被配置为在读取命令的控制下选择性地将数据输出时钟传送到数据输出单元。
2.根据权利要求1所述的半导体存储装置，其中时钟控制单元被配置为在半导体存储装置准备数据的输出以及将数据输出到半导体存储装置外部时传送数据输出时钟。
3.根据权利要求2所述的半导体存储装置，其中时钟控制单元被配置为在输出数据输出时钟时保证预定裕量。
4.根据权利要求2所述的半导体存储装置，其中时钟控制单元包括：
第一控制器，被配置为产生第一控制信号，用于在半导体存储装置在内部准备数据的输出时传送数据输出时钟；
第二控制器，被配置为产生第二控制信号，用于在从半导体存储装置输出数据时传送数据输出时钟；以及
时钟缓冲器，被配置为在第一控制信号或者第二控制信号被使能时，将数据输出时钟传送到数据输出单元。
5.根据权利要求4所述的半导体存储装置，其中第一控制器被配置为使用读取命令和通过对读取命令进行跨域而产生的内部读取命令来产生第一控制信号。
6.根据权利要求5所述的半导体存储装置，其中第一控制器包括：
偏移部分，被配置为将内部读取命令偏移预定数量的时钟周期以保证裕量，从而产生偏移的内部读取命令；以及
信号产生部分，被配置为响应于读取命令使能第一控制信号，并且响应于偏移的内部读取命令使第一控制信号失效。
7.根据权利要求6所述的半导体存储装置，其中信号产生部分被配置为从初始读取命令的使能时间点到最终偏移的内部读取命令的使能时间点使能第一控制信号。
8.根据权利要求5所述的半导体存储装置，其中第二控制器被配置为使用输出使能信号来产生第二控制信号，所述输出使能信号在内部读取命令被使能之后经过预定数量的时钟周期后被使能与突发长度同样长的时间段。
9.根据权利要求8所述的半导体存储装置，其中第二控制器被配置为当使通过将输出使能信号偏移预定数量的时钟周期而产生的偏移信号以及进一步将偏移信号偏移预定数量的时钟周期而产生的另一个偏移信号失效时，使第二控制信号失效。
10.根据权利要求1所述的半导体存储装置，其中针对每一个数据引脚设置数据输出单元。
11.一种半导体存储装置，包括：
时钟校正电路，被配置为输出上升时钟和下降时钟，其中在读取命令的控制下选择性地输出上升时钟和下降时钟中的一个；
数据输出单元，被配置为与数据输出时钟同步地输出数据；以及
时钟控制单元，被配置为在读取命令的控制下选择性地将上升时钟和下降时钟传送到数据输出单元作为数据输出时钟。
12.根据权利要求11所述的半导体存储装置，还包括跨域单元，被配置为如果时钟校正电路选择性地输出下降时钟，则将与外部时钟同步的读取命令与上升时钟同步以输出内部读取命令。
13.根据权利要求11所述的半导体存储装置，还包括跨域单元，被配置为如果时钟校正电路选择性地输出上升时钟，则将与外部时钟同步的读取命令与下降时钟同步以输出内部读取命令。
14.根据权利要求11所述的半导体存储装置，其中时钟控制单元被配置为在半导体存储装置准备数据的输出以及将数据输出到半导体存储装置外部时传送上升时钟和下降时钟作为数据输出时钟。
15.根据权利要求11所述的半导体存储装置，其中时钟校正单元被配置为在半导体存储装置准备数据的输出以及将数据输出到半导体存储装置外部时输出上升时钟和下降时钟两者。
16.根据权利要求11所述的半导体存储装置，其中针对每一个数据引脚设置数据输出单元。
17.一种半导体存储装置，包括DQ外围电路，具有用于对读取命令进行跨域并且用于输出数据的输出时钟，
其中所述用于输出数据的输出时钟被配置为除了用于跨域的输出时钟之外，仅在读取操作过程中被提供。
18.一种操作半导体存储装置的方法，所述方法包括：
接收读取命令；
使用接收的读取命令定义准备数据输出的时间段和将数据输出到半导体存储装置外部的时间段作为提供输出时钟的时间段；以及
在定义的时间段期间提供输出时钟用于数据输出。
19.根据权利要求18所述的方法，其中定义时间段包括：
使用读取命令和通过对读取命令进行跨域而产生的内部读取命令来定义用于准备数据的第一时间段；
使用输出使能信号来定义用于输出数据的第二时间段，所述输出使能信号在内部读取命令被使能之后经过预定数量的时钟周期之后被使能与突发长度同样长的时间段；以及
定义第一时间段和第二时间段的总时间段作为提供输出时钟的时间段。
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