-
Die
Erfindung bezieht sich auf eine Vorrichtung und ein Verfahren zur
Steuerung der Freigabe eines Abtastverstärkers in einem Halbleiterspeicherbauelement.
-
Wenn
ein Halbleiterspeicherbauelement einen Lesevorgang ausführt, wird
allgemein eine Wortleitung freigegeben und nach einer konstanten
Zeitdauer ein Abtastverstärker,
nachfolgend auch mit „S/A" abgekürzt, freigegeben,
um Daten von Speicherzellen zu lesen. Es kann jedoch nicht mit Sicherheit
davon ausgegangen werden, dass die gespeicherten Zellendaten in
ausreichender Weise zu einem Zeitpunkt, zu dem der Abtastverstärker freigegeben
wird, auf einer lokalen Datenleitung bereitgestellt wurden. Mit
anderen Worten kann es sein, dass die Wortleitung und ein Abtastverstärkerfreigabesignal
nicht exakt synchronisiert sind. Mit dem Begriff „Toleranz" wird vorliegend
die Differenz zwischen einem Zeitpunkt oder Zeitraum, zu dem die
in einer Zelle gespeicherten Daten ausreichend auf einer lokalen Datenleitung
bereitgestellt wurden, d.h. zu dem sich ein Strom oder eine Spannung,
der bzw. die repräsentativ
für die
Daten ist, innerhalb einer vorgegebenen Schwelle liegt, und einem
Zeitpunkt oder Zeitraum bezeichnet, zu dem der Abtastverstärker freigegeben
wird, der die Daten abtastet. Des weiteren bezeichnet der Ausdruck „toleranzfrei" vorliegend den Fall,
dass die vorstehend definierte Differenz im wesentlichen gleich
null ist, d.h. die lokale Datenleitung und das Abtastverstärkerfreigabesignal
sind synchronisiert. Die meisten Halbleiterspeicherbauelemente beinhalten
eine Komponente, die in der Lage ist, die Freigabe des in ihnen
enthaltenen Abtastverstärkers
zu steuern. Häufig
wird hierzu eine Schmelzsicherungsoption genutzt. Nachdem anfangs
mittels Durchtrennen einer oder mehrerer Schmelzsicherungen während der
Produktherstellung ein geeigneter Freigabezeitpunkt des Abtastverstärkers festgelegt wurde,
wird der Freigabezeitpunkt unverändert
verwendet, wenn es keine Schwierigkeiten mit der Betriebsgeschwindigkeit
des Produktes gibt.
-
1 zeigt als Blockschaltbild
eine Freigabesteuervorrichtung eines herkömmlichen Abtastverstärkers. Diese
Vorrichtung umfasst einen Zeilenadressdecoder 10, eine
Verfolgungseinheit 20 und ein Schmelzsicherungsfeld 30.
Eine Wortleitung wird aktiviert, wenn eine Zeilenadresse und eine
Blockadresse gleichzeitig ausgewählt
werden, und ein S/A-Freigabesignal
wird mit der Blockadresse und einem Schmelzsicherungsfeldsignal
aktiviert. Der Zeitpunkt des S/A-Freigabesignals wird mittels Durchtrennen
einer Schmelzsicherung des Schmelzsicherungsfeldes 30 gesteuert.
Durch dieses Steuern mittels Durchtrennen der Schmelzsicherung ist
jedoch der Freigabezeitpunkt des Abtastverstärkers für einen zugehörigen Chip
stets unveränderlich
festgelegt. Im Fall mehrerer Chips verursacht das gleichartige Durchtrennen
des Schmelzsicherungsfeldes in allen Chips das Problem, dass der
Freigabezeitpunkt des Abtastverstärkers nicht für jeden
Chip optimiert ist, wenn eine charakteristische Differenz zwischen den
Chips vorliegt. Speziell ist das herkömmliche System zum Durchtrennen
des Schmelzsicherungsfeldes unvorteilhaft, wenn die Betriebsgeschwindigkeit
des Halbleiterspeicher bauelementes kaum hinreichend einer Sollbetriebsgeschwindigkeit
entspricht. In diesem Fall erhöht
sich die Evaluierungszeit für
ein neues Produkt, und es wird ein Chip zum Zwecke der Evaluierung
verbraucht. Dementsprechend gibt es einen Bedarf an einer Vorrichtung
und einem Verfahren zur Steuerung des Zeitpunktes, zu dem ein Abtastverstärker in
einem Halbleiterspeicherbauelement freigegeben wird, mit denen die oben
erwähnten
Schwierigkeiten herkömmlicher Systeme überwunden
werden.
-
In
der Patentschrift
US 5.453.954 ist
ein integriertes Halbleiterschaltkreisbauelement offenbart, das
selektiv in einem Test- und Regulierungsmodus oder einem Normalmodus
betrieben werden kann und mehrere Hauptschaltkreise zum sequentiellen Ausführen zugehöriger Funktionen
im Standardmodus sowie ein mit diesen verbundenes Regulierungssystem
umfasst, das im Test- und Regulierungsmodus aktiviert ist und Steuerdaten,
die für
Abweichungen tatsächlicher
Charakteristika von Sollcharakteristika der Hauptschaltkreise aufgrund
von Fertigungsschwankungen indikativ sind, in einer wiederbeschreibbaren
Weise speichert und diese Abweichungen bzw. Toleranzen auf jeweilige
optimale Werte einreguliert. Dazu kann das Regulierungssystem z.B.
eine erste Toleranzregulierungseinheit bezüglich einer Stromtreiberfähigkeit
eines Ladeschaltkreises und eine zweite Regulierungseinheit zur
Toleranzregulierung einer aktiven Zeitspanne eines Abtastverstärkers beinhalten.
Die zweite Regulierungseinheit weist ein erstes Datenregister zum
Speichern eines ersten Teils der Steuerdaten, der für die Zeitsteuerung
zur Erzeugung eines Freigabesignals für den Abtastverstärker indikativ
ist, und ein zweites Datenregister zum Speichern eines zweiten Teils
der Steuerdaten auf, der für
die Zeitsteuerung eines Ausgleichssignals für einen Ausgleichstransistor
indikativ ist, der für
einen Potentialausgleich eines Datenleitungspaares sorgt. Eine erste
Verzögerungsschaltung
erzeugt das Abtastverstärkerfreigabesignal
in Reaktion auf den im ersten Datenregister gespeicherten Steuerdatenteil,
und ei ne zweite Verzögerungsschaltung
erzeugt das Ausgleichssignal in Reaktion auf den zweiten Steuerdatenteil.
Zur Durchführung
des Test- und Regulierungsmodus wird das Bauelement an ein externes
Testsystem angekoppelt, das geeignete Steuerdatencodes mit variablen, inkrementierten
und dekrementierten Werten erzeugt. Zum wiederbeschreibbaren Speichern
der Steuerdaten wird eine Speicherzelle vom Typ mit floatendem Gate
vorgeschlagen.
-
Bei
einem in der Patentschrift
US
5.978.286 offenbarten Speicherbauelement dient eine Schmelzsicherungsschaltung
dazu, Informationen über
optimale Verzögerungen
von Steuersignalen zu speichern, die während eines Testvorgangs gewonnen
werden, wie eine optimale Verzögerung
eines Abtastverstärkerfreigabesignals.
-
Ein
in der Patentschrift
US 5.677.917 offenbartes
integriertes Speicherschaltkreisbauelement ist zur Durchführung eines
sogenannten Scantests ausgelegt und umfasst dazu mehrere Schmelzsicherungsschaltkreise
zur Speicherung zugehöriger
Information über
das integrierte Speicherschaltkreisbauelement und eine Mehrzahl
von Zwischenspeicherschaltkreisen, die mit je einem der Schmelzsicherungsschaltkreise
gekoppelt und seriell zu einer Scankette verschaltet sind, um die
in den Schmelzsicherungsschaltkreisen gespeicherten Informationen selektiv
bereitzustellen, wenn sich das integrierte Speicherschaltkreisbauelement
in einem Testmodus befindet. Die Zwischenspeicherschaltkreise sind
z.B. von scanfähigen
Flip-Flops oder
durch ein Schieberegister realisiert. In letzterem Fall wird das
Schieberegisterausgangssignal einem durch ein Steuersignal steuerbaren
Multiplexer zugeführt,
dem andererseits das Ausgangssignal eines weiteren Schieberegisters zugeführt wird,
das eingangsseitig von einem Testdateneingabesignal beaufschlagbar
ist und über
seine einzelnen Stufen Ausgangssignale für einen Decoder zur Bereitstellung
dekodierter Adresssignale für
die Schmelzsicherungsschaltkreise liefert.
-
Der
Erfindung liegt als technisches Problem die Bereitstellung einer
Vorrichtung und eines Verfahrens der eingangs genannten Art zugrunde,
die eine quasi toleranzfreie Freigabesteuerung eines Abtastverstärkers in
einem Halbleiterspeicherbauelement ermöglichen.
-
Die
Erfindung löst
dieses Problem durch die Bereitstellung einer Vorrichtung zur Steuerung
der Freigabe eines Abtastverstärkers
in einem Halbleiterspeicherbauelement mit den Merkmalen des Anspruchs
1 und eines entsprechenden Verfahrens mit den Merkmalen des Anspruchs
6. Bei dieser Vorrichtung und diesem Verfahren wird vor dem Durchtrennen
von Schmelzsicherungen ein Testvorgang durchgeführt, bei dem der Freigabezeitpunkt
des Abtastverstärkers
so lange variiert wird, bis Toleranzfreiheit bezüglich dem Lesen von Daten durch
den Abtastverstärker
gegeben ist. Das Durchtrennen einer jeweiligen Schmelzsicherung
des Schmelzsicherungsfeldes erfolgt dann anschließend in
Abhängigkeit
von einem Codewert, der den zuvor im Testvorgang ermittelten, toleranzfreien
Freigabezeitpunkt repräsentiert.
-
Vorteilhafte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
-
Vorteilhafte,
nachfolgend beschriebene Ausführungsformen
der Erfindung sowie das zu deren besserem Verständnis oben erläuterte,
her kömmliche
Ausführungsbeispiel
sind in den Zeichnungen dargestellt, in denen zeigen:
-
1 ein
Blockschaltbild einer Freigabesteuervorrichtung eines herkömmlichen
Abtastverstärkers,
-
2 ein
Blockschaltbild einer toleranzfreien Freigabesteuervorrichtung eines
Abtastverstärkers
in einem Halbleiterspeicherbauelement gemäß der Erfindung,
-
3 ein
Schaltbild eines in 2 verwendeten Schmelzsicherungsfeldes,
-
4 ein
Schaltbild eines in 2 verwendeten Registers,
-
5 ein
Schaltbild eines in 2 verwendeten Zeilenadressdecoders,
-
6 ein
Schaltbild eines in 2 verwendeten Verfolgungsschaltkreises,
-
7 ein
Flussdiagramm eines Verfahrens zur Steuerung einer toleranzfreien
Freigabe eines Abtastverstärkers
in einem Halbleiterspeicherbauelement gemäß der Erfindung,
-
8 ein
Flussdiagramm zur Veranschaulichung eines Registers zur anfänglichen
Festlegung eines Codewertes in einem Schritt 120 von 7 und
-
9 ein
Flussdiagramm zur Veranschaulichung eines Verfahrens zur Neubestimmung
eines Codewertes durch das Register in einem Schritt 160 von 7.
-
Nachstehend
wird unter Bezugnahme auf die 2 bis 6 eine
allgemeine Erläuterung
einer toleranzfreien Freigabesteuervorrichtung eines Abtastverstärkers in
einem Halbleiterspeicherbauelement gegeben, gefolgt von detaillierteren
Erläuterungen
der Vorrichtung. Durch entsprechende Software wird der Zeitpunkt
gesteuert, zu dem ein Abtastverstärker in einem Halbleiterspeicherbauelement
freigegeben wird, nachfolgend auch als Freigabezeitpunkt bezeichnet.
Des weiteren wird ein Optimierungszeitpunkt eines Freigabesignals
des Abtastverstärkers,
d.h. ein Zeitpunkt einer toleranzfreien Freigabe desselben, bestimmt.
Anschließend
erfolgt ein Durchtrennen von Schmelzsicherungen in Bezug auf den
Optimierungszeitpunkt. Eine erfindungsgemäße, toleranzfreie Freigabesteuervorrichtung
beinhaltet jedenfalls einen Testteil und ein Schmelzsicherungsfeld.
Der Testteil führt
wiederholt einen Test aus, in dem er einen Testcodewert variiert,
bis die Freigabe des Abtastverstärkers
toleranzfrei wird, und er bestimmt des weiteren einen Codewert,
der zu einem Zeitpunkt bereitgestellt wird, zu dem die Freigabe
des Abtastverstärkers
toleranzfrei wird. Das Schmelzsicherungsfeld wird dazu verwendet,
eine zugehörige Schmelzsicherung
zu durchtrennen, um so den durch den Testteil festgelegten Codewert
zu erhalten.
-
2 veranschaulicht
im Blockschaltbild eine toleranzfreie Freigabesteuervorrichtung
eines Abtastverstärkers
in einem Halbleiterspeicherbauelement gemäß einer bevorzugten Realisierung
der Erfindung. Die toleranzfreie Freigabesteuervorrichtung gemäß der Erfindung
umfasst einen Zeilenadressdecoder 10, einen Verfolgungsschaltkreis 20,
ein Schmelzsicherungsfeld 30 und ein Register 40.
Der Zeilenadressdecoder 10 erzeugt ein Wortleitungssignal
unter Verwendung einer Zeilenadresse und einer Blockadresse. Der
Verfolgungsschaltkreis 20 erzeugt ein S/A-Freigabesignal
unter Verwendung der Blockadressen- und Schmelzsicherungsfeld-Information vom
Register 40. Das Schmelzsicherungsfeld 30 ist aus
einer Mehrzahl von Schmelzsicherungen zur Verwendung für eine Verzögerung aufgebaut
und gibt in Abhängigkeit
vom Schmelzsicherungs-Durchtrennvorgang verschiedene Ausgangswerte
ab. Das Register 40 führt
einen Test durch, um den Zeitpunkt der toleranzfreien Freigabe des
Abtastverstärkers vor
dem Durchtrennen von Schmelzsicherungen zu ermitteln, speichert
einen Codewert entsprechend dem Zeitpunkt der toleranzfreien Freigabe
und gibt dann die zugehörige
Schmelzsicherungsfeld-Information an den Verfolgungsschaltkreis 20 ab.
-
Verschiedene
illustrative Ausführungsformen von
Komponenten der toleranzfreien Freigabevorrichtung von 2 werden
nun unter Bezugnahme auf die 3 bis 6 erläutert.
-
3 zeigt
im Schaltbild das Schmelzsicherungsfeld 30 von 2 gemäß einer
beispielhaften, Realisierung. Speziell ist in 3 ein
Schaltkreis zum Durchtrennen einer Schmelzsicherung dargestellt.
Auf einer Seite ist die Schmelzsicherung an eine Versorgungsspannung
VDD angeschlossen, auf ihrer anderen Seite ist sie mit einer Kathode
eines Inverters INV1 sowie mit den Drain-Elektroden zweier Transistoren
Q1, Q2 verbunden. Eine Gate-Elektrode des Transistors Q1 ist an
die Versorgungsspannung VDD angeschlossen, und eine Source-Elektrode
des Transistors Q1 ist geerdet. Eine Gate-Elektrode des Transistors
Q2 ist mit einer Anode des Inverters INV1 gekoppelt, und eine Source-Elektrode
des Transistors Q2 ist geerdet. Der Inverter INV1 ist mit einer
Kathode eines weiteren Inverters INV2 gekoppelt, und eine Anode
des Inverters INV2 stellt den Ausgang (OUT) des Schaltkreises zur
Durchtrennung der Schmelzsicherung dar. Mit anderen Worten nimmt
im Schaltkreis von 3 zum Durchtrennen einer Schmelzsicherung
das Ausgangssignal des Schaltkreises, wenn die Schmelzsicherung
durchtrennt ist, einen niedrigen Logikpegel an, während es
einen hohen Logikpegel einnimmt, wenn die Schmelzsicherung nicht
durchtrennt ist.
-
4 veranschaulicht
im Schaltbild das Register 40 von 2 gemäß der Erfindung.
Das Register 40 ist in diesem Fall von einem D-Flip-Flop
(D-FF) 41 und einem 2:1-Multiplexer 43 gebildet.
Das Register 40 fungiert als der oben erwähnte Testteil.
Das D-Flip-Flop 41 empfängt
ein Testtakt(TCK)-Signal als einen Referenztakt sowie ein Testdateneingabe(TDI)-Signal
als einen variablen Codeeingabewert. Der Multiplexer 43 empfängt ein
Ausgangssignal des D-Flip-Flops 41 und ein Schmelzsicherungsfeld-Codesignal
als Eingangssignale. Er speichert und ermittelt einen Codewert des
D-Flip-Flops 41, der
variabel in Reaktion auf ein Testmodusauswahl(TMS)-Signal geändert wird,
bis der Codewert dem toleranzfreien Freigabezeitpunkt des Abtastverstärkers entspricht,
und gibt an den Verfolgungsschaltkreis ein Testdatenausgabe(TDO)-Signal
als ein Ausgangssignal entsprechend der Schmelzsicherungsfeld-Information
ab, wenn der Codewert dem toleranzfreien Freigabezeitpunkt des Abtastverstärkers entspricht.
-
5 veranschaulicht
im Schaltbild den Zeilenadressdecoder 10 von 2 in
einer beispielhaften Realisierung. Der Zeilenadressdecoder 10 ist
in diesem Fall aus einem NAND-Gatter NAND1 mit der Zeilenadresse
und der Blockadresse als Eingangssignale sowie aus einem Inverter
INV3 aufgebaut, dessen Kathode mit einem Ausgang des NAND-Gatters NAND1
verbunden ist und dessen Anode ein Ausgangssignal für eine Wortleitung
generiert.
-
6 veranschaulicht
im Schaltbild den Verfolgungsschaltkreis 20 von 2 in
einer beispielhafte Realisierung. Der Verfolgungsschaltkreis 20 wird in
diesem Fall mit vier Schmelzsicherungen betrieben. Jede Schmelzsicherung
ist mit einem PMOS-Transistor verbunden und gleichzeitig über einen
Inverter an einen NMOS-Transistor angekoppelt. Der PMOS-Transistor
und der NMOS-Transistor sind je weils miteinander gekoppelt. Mit
anderen Worten sind ein PMOS- und NMOS-Transistor Q3 mit einer ersten
Schmelzsicherung, ein PMOS- und NMOS-Transistor
Q4 mit einer zweiten Schmelzsicherung, ein PMOS- und NMOS-Transistor
Q5 mit einer dritten Schmelzsicherung und ein PMOS- und NMOS-Transistor
Q6 mit einer vierten Schmelzsicherung verbunden. Die Ausgänge der
Transistoren Q3 bis Q6 erzeugen jeweils eine S/A-Freigabe über einen
Ausgang eines Inverters INV 15. Ein Eingang des Transistors
Q6 ist mit zwei in Reihe geschalteten Invertern INV9, INV10 verbunden.
Ein Eingang des Transistors Q5 ist mit zwei weiteren, in Reihe geschalteten
Invertern INV7, INV8 verbunden. Ein Eingang des Transistors Q4 ist
ebenso mit zwei weiteren, in Reihe geschalteten Invertern INV5,
INV6 verbunden. Ein Eingang des Transistors Q3 ist mit einer Anode
eines Inverters INV4 verbunden. Eine Kathode des Inverters INV9
ist zwischen den Inverter INV8 und den Transistor Q5 eingeschleift.
Eine Kathode des Inverters INV7 ist zwischen den Inverter INV6 und
den Transistor Q4 eingeschleift. Eine Kathode des Inverters INV5
ist zwischen den Inverter INV4 und den Transistor Q3 eingeschleift.
Eine Kathode des Inverters INV4 ist an die Blockadresse angekoppelt.
Daher repräsentiert
in dem erfindungsgemäßen Verfolgungsschaltkreis 20 jede
Schaltung zum Anlegen einer Schmelzsicherungsinformation ein Verzögerungsauswahlsignal,
und jeder Pfad indiziert einen Verzögerungspfad. Mit anderen Worten
aktiviert in dem Verfolgungsschaltkreis 20, wenn vom Verzögerungsauswahlsignal
ein entsprechender Verzögerungspfad
bestimmt wird, eine Blockadresseninformation ein S/A-Freigabesignal,
das durch den ausgewählten
Verzögerungspfad
verzögert
wird.
-
Daher
speichert die toleranzfreie Freigabesteuervorrichtung in Reaktion
auf die Eingabe des TMS-Signals im Register 40 ein serielles
TDI-Signal anstelle eines Signals des Schmelzsicherungsfeldes vor
einem Durchtrennen von Schmelzsicherungen des Schmelzsicherungsfeldes 30.
Anschließend
arbeitet das Halbleiterspeicherbauelement normal, um einen Testvorgang
auszuführen,
mit dem der Zeitpunkt der toleranzfreien Freigabe bestimmt wird,
der als optimaler Freigabezeitpunkt des Abtastverstärkers bereitgestellt
wird.
-
Dabei
können
das TDI-, TMS- und TCK-Signal einen speziellen Testanschluss belegen,
und die Testanschlüsse
sind auch in dem Fall belegt, dass eine Schaltung einer verbundenen
Testzugriffsgruppe (JTAG) mit dem Halbleiterspeicherbauelement darin
ausgerüstet
ist, so dass die Freigabe des toleranzfreien Abtastverstärkers pro
Chip ohne eine spezielle Installation der Testanschlüsse erreicht
werden kann.
-
Nachfolgend
wird ein Verfahren zum Steuern der toleranzfreien Freigabe eines
Abtastverstärkers in
einem Halbleiterspeicherbauelement erläutert. Das Verfahren umfasst
die Schritte des Ausführens eines
Tests durch Variieren des Zeitpunkts einer Freigabe des Abtastverstärkers, bis
die Freigabe toleranzfrei wird. Das Verfahren beinhaltet außerdem einen
Schritt zum Durchtrennen einer zugehörigen Schmelzsicherung, so
dass ein Codewert erhalten wird, der zum Zeitpunkt verwendet wird,
zu dem die Freigabe des Abtastverstärkers im Testausführungsschritt
toleranzfrei wird. Mindestens enthält das Halbleiterspeicherbauelement
einen Testteil zum Feststellen des Zeitpunkts der toleranzfreien
Freigabe unter Verwendung eines variablen Codes sowie ein Schmelzsicherungsfeld.
-
7 veranschaulicht
im Flussdiagramm ein Verfahren zur Steuerung einer toleranzfreien
Freigabe eines Abtastverstärkers
in einem Halbleiterspeicherbauelement gemäß einer bevorzugten Realisierung
der Erfindung.
-
Hierbei
wird zunächst
das Halbleiterspeicherbauelement hochgefahren (Schritt 110). Dann
wird ein Codewert im Register 40 als Anfangswert festgelegt
(Schritt 120). Dies wird durch „Code i→n" bezeichnet, wobei n" einen anfänglichen Codewert bezeichnet
und „i" einen variablen,
se riellen Codewert repräsentiert.
Der Code „i" indiziert einen
in den 2 und 4 gezeigten TDI-Signalwert. Wenn
der anfängliche
Codewert bestimmt ist, fährt das
Verfahren mit einem Schritt 130 fort, um das Halbleiterspeicherbauelement
normal zu betreiben und verschiedene Arten von Speichertests auszuführen. Es
wird dann festgestellt, ob eine Toleranz des Freigabezeitpunktes
des Abtastverstärkers
besteht oder nicht (Schritt 140). Wenn festgestellt wurde, dass
eine Freigabetoleranz des Abtastverstärkers existiert, wird die Freigabe
als noch nicht optimiert angesehen, und das Verfahren fährt mit
einem Schritt 150 fort, in welchem das Halbleiterspeicherbauelement
in einem Blindlesezustand betrieben wird. In diesem Zustand wird
der Codewert durch Eingaben eines neuen, vom ursprünglichen
Wert über
das Register 40 abgeleiteten Codewert neu bestimmt (Schritt 160),
d.h. der Code geht gemäß „i→in – 1" zu einem neuen Wert über. Mit
anderen Worten entspricht der neu bestimmte Codewert einem Wert „n – 1", der um ein vorgegebenes
Maß gegenüber dem anfänglichen
Codewert n reduziert ist.
-
Danach
kehrt das Verfahren zum Schritt 130 zurück, um das Halbleiterspeicherbauelement
normal zu betreiben und verschiedene Arten von Speichertests auszuführen. Wenn
im Schritt 140 festgestellt wird, dass die Freigabetoleranz
des Abtastverstärkers
nicht mehr existiert, oder wenn ein Betriebsausfall auftritt, wird
ein Schritt 170 ausgeführt,
um zu entscheiden, dass der im zuvor ausgeführten Testvorgang verwendete
Codewert „i – 1" ein Codewert für eine toleranzfreie
Abtastverstärkerfreigabe
eines Chips darstellt, der momentan getestet wird, und um ein Durchtrennen
einer oder mehrerer Schmelzsicherungen des Schmelzsicherungsfeldes 30 auszuführen, so
dass der zugehörige
Codewert „i – 1" erzeugt wird. Dann
wird in einem Schritt 180 eine Schmelzsicherungsinformation
dem Verfolgungsschaltkreis 20 zugeführt, und diese Information
bildet ein Verzögerungsauswahlsignal,
wobei eine Blockadresseninformation, wenn durch das Verzögerungsauswahlsignal ein
zugehöriger Verzögerungspfad
bestimmt wurde, ein S/A-Freigabesignal aktiviert, das durch den
ausgewählten
Verzögerungspfad
verzögert
wird.
-
Bei
einem derartigen Programmiertestvorgang wird der toleranzfreie Freigabezeitpunkt
des Abtastverstärkers
vor dem Schmelzsicherungs-Durchtrennungsschritt
erhalten, und das Durchtrennen der einen oder mehrerer Schmelzsicherungen
wird dann anschließend
ausgeführt,
um die toleranzfreie S/A-Freigabe für jeden Chip zu erhalten und
außerdem
eine Evaluierungsperiode für ein
anfängliches
Produkt zu verkürzen
und einen ansonsten unvermeidlichen Verbrauch von Chips für die Evaluierung
zu vermeiden.
-
8 zeigt
im Flussdiagramm ein Verfahren zur anfänglichen Bestimmung eines Codewertes durch
das Register 40 im Schritt 120 von 7 Nachdem
das Halbleiterspeicherbauelement im Schritt 110 hochgefahren
wurde, wird unter Verwendung des TMS-Anschlusses ein Testmodus festgelegt
(Schritt 121), und der über
den TDI-Anschluss statt der Schmelzsicherungsfeldinformation eingegebene
Wert wird seriell zum Register 40 mit dem TCK-Signal als
Referenztakt verschoben (Schritt 122). Dadurch wird der
seriell verschobene Wert gespeichert, und dieser Wert wird als der
anfängliche Codewert „i→n" bestimmt (Schritt 123),
wonach das Verfahren zum Schritt 130 übergeht.
-
9 veranschaulicht
im Flussdiagramm ein Verfahren zur Neubestimmung des Codewertes durch
das Register 40 im Schritt 160 von 7 Ein Eingabewert
wird zur weiteren Reduzierung der Freigabetoleranz über den
TDI-Anschluss angelegt,
und dieser Wert wird seriell zum Register 40 mit dem TCK-Signal
als Referenztakt verschoben (Schritt 161). Damit wird der
seriell verschobene Wert gespeichert und als neuer Codewert „i→n – 1" festgelegt (Schritt 162),
wonach das Verfahren zum Schritt 130 übergeht.
-
Wie
oben erläutert,
wird beim erfindungsgemäßen Betrieb
des Halbleiterspeicherbauelementes vor dem Schritt zum Durchtrennen
einer Schmelzsicherung der Testvorgang wiederholt durchgeführt, indem
der Freigabezeitpunkt des Abtastverstärkers variiert wird, um einen
optimalen Zeitpunkt für
das Freigabesignal des Abtastverstärkers zu ermitteln. Dann wird
eine zugehörige
Verzögerungs-Schmelzsicherung
durchtrennt, um die toleranzfreie S/A-Freigabe zu erzielen.
-
Erfindungsgemäß wird somit,
wie oben erläutert,
ein optimaler Freigabezeitpunkt eines Abtastverstärkers jedes
Chips vorab durch einen Testvorgang in einem Halbleiterspeicherbauelement
festgelegt, und daran anschließend
wird das Durchtrennen einer oder mehrerer Schmelzsicherungen ausgeführt. Auf
diese Weise lässt
sich der Freigabezeitpunkt des Abtastverstärkers optimieren.
-
Außerdem wird
der optimale Freigabezeitpunkt des Abtastverstärkers pro Chip vorab durch den
Testvorgang gemäß einem
Software-Aspekt ermittelt, und dann wird das Durchtrennen der Schmelzsicherung
durchgeführt.
Dadurch kann eine Evaluierungsperiode für ein anfängliches, neues Produkt verkürzt werden,
und ein ansonsten unvermeidlicher Verbrauch von Chips für die Evaluierung
kann vermieden werden.