KR20030050739A - 반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법 - Google Patents

반도체 메모리 장치의 동작 타이밍 제어회로 및 동작타이밍 제어 방법 Download PDF

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Abstract

반도체 메모리 장치의 동작 타이밍 제어회로 및 동작 타이밍 제어 방법이 개시된다. 본 발명에 따른 동작 타이밍 제어 회로는 지연 시간 정의부, 비교부 및 제어부를 구비하는 것을 특징으로 한다. 지연 시간 정의부는 소정의 연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다.)지연 신호를 발생한다. 비교부는 상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생한다. 제어부는 상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생한다. 상기 동작 타이밍 제어 회로는 상기 입력 신호 및 소정의 동작 활성 신호를 수신하고 상기 동작 타이밍 제어 회로의 활성 또는 비활성을 제어하기 위해 상기 입력 신호의 상기 지연 시간 정의부로의 전송 여부를 결정하는 동작 결정부를 더 구비할 수 있다. 본 발명에 따른 반도체 메모리 장치의 동작 타이밍 제어 회로 및 제어 방법은 반도체 메모리 장치의 동작 타이밍 파라미터(AC TIMING PARAMETER)의 변화를 스스로 인식하고 동작 타이밍에 적합한 반도체 메모리 장치의 동작을 제어할 수 있는 장점이 있다.

Description

반도체 메모리 장치의 동작 타이밍 제어회로 및 동작 타이밍 제어 방법{Circuit for controlling AC timing parameter of semiconductor memory device and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 동작 타이밍을 인식하여 반도체 메모리 장치의 동작을 제어할 수 있는 동작 타이밍 제어 회로에 관한 것이다.
반도체 메모리 장치의 동작 타이밍(AC Timing 이라고도 한다.)은 특정한 동작 시간이나 또는 특정한 동작과 동작 사이의 시간 간격을 정의하는 값을 의미하는데, 반도체 메모리 장치가 정상적으로 동작되는 것을 보장하기 위하여 그 허용 범위를 스펙(Specification) 으로 규정해 두고 있다.
보통 반도체 메모리 장치의 동작 타이밍 파라미터(AC Timing Parameter)에 대한 스펙(Specification) 값은 소정의 기준 시간이나 또는 기준 클럭의 사이클 시간의 배수로 정의되는데, 반도체 메모리 장치의 범용성을 보장하기 위해서 그 허용 범위가 넓으면 넓을수록 유리하다. 하지만, 동작 타이밍 파라미터의 스펙 값의 허용 범위가 확대될수록 회로 설계에 대한 부담을 가중시키며 또한 그 허용 범위 안에서 동일한 동작 특성을 얻는 것이 어렵다.
종래의 반도체 메모리 장치에 있어 이러한 문제는 설계 시에 선택 퓨즈나 선택 메탈을 장치하거나 또는 특정한 MRS(Mode Register Set)를 인가함으로써 해결하고 있다. 그러나 선택 메탈(Metal)을 설치하는 방법의 경우는 별도의 마스크(Mask)가 필요하므로 마스크(Mask)의 생산비용이 증가되는 문제가 있고 선택 퓨즈를 설치하는 경우는 퓨즈를 설치할 공간을 확보해야 하므로 칩 사이즈가 증가되는 문제가 있으며 또 별도로 퓨즈 컷팅(Fuse Cutting) 과정이 포함되어야 하므로 생산비용 및 시간이 증가되는 문제가 있다.
이에 비해 MRS를 인가하는 방법의 경우는 MRS를 인가하는 회로를 포함해야 하므로 마찬가지로 칩 사이즈(Chip Size)가 증가되는 문제가 있기는 하지만 퓨즈 컷팅(Fuse Cutting)과 같은 별도의 과정이 필요 없으며 또 완성된 제품에서도 얼마든지 퓨즈 컷팅에 의한 변경이 가능하다는 장점이 있다.
그러나, MRS를 인가하는 방법의 경우도 동작 타이밍 파라미터(AC Timing Parameter)가 변동되어 이를 반영할 필요성이 생긴 경우, 그 때마다 별도로 MRS를 프로그래밍 하는 과정을 수행해야 하므로 반도체 메모리 장치의 동작 특성을 동일하게 유지하가 어렵고 따라서 반도체 메모리 장치의 성능을 저하시키게 되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 반도체 메모리 장치의 동작을 제어할 수 있는 동작 타이밍 제어 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 반도체 메모리 장치의 동작을 제어할 수 있는 동작 타이밍 제어 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 반도체 메모리 장치의 기준 클럭의 주기의 변화를 인식하여 반도체 메모리 장치의 동작을 제어하기 위한 기준 클럭의 주기 인식 회로를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 동작 타이밍 제어 회로이다.
도 2는 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 동작 타이밍 제어 방법을 나타내는 플로우 차트이다.
도 3은 또 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 기준 클럭의 주기 인식회로를 나타내는 블럭도이다.
도 4는 도 3의 기준 클럭의 주기 인식 회로의 동작을 나타내는 동작 타이밍도이다.
도 5는 도 3의 기준 클럭의 주기 인식 회로를 응용하는 회로의 회로도이다.
도 6은 도 5의 회로의 동작을 나타내는 동작 타이밍도이다.
도 7은 도 1의 동작 타이밍 제어 회로를 응용하여 RAS 시간을 검출하는 회로의 회로도이다.
도 8은 도 7의 동작 제어 신호를 이용하는 내부 전압 발생기의 블럭도이다.
도 9은 도 8의 내부 전압 발생기의 동작을 나타내는 도면이다.
도 10은 도 1의 동작 타이밍 제어 회로를 응용하여 RC 시간을 검출하는 회로의 회로도이다.
도 11은 RC 시간의 정보를 가지는 제어신호의 발생회로이다.
도 12는 도 10 및 도 11의 회로의 동작을 나타내는 타이밍도 이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 동작 타이밍 제어 회로는 지연 시간 정의부, 비교부 및 제어부를 구비하는 것을 특징으로 한다.
지연 시간 정의부는 소정의 연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다.)지연 신호를 발생한다.
비교부는 상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생한다.
제어부는 상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생한다. 여기서, 상기 입력 신호는 반도체 메모리 장치의 클럭 신호 또는 명령인 것을 특징으로 한다.
바람직하기로는, 상기 지연 시간 정의부는 상기 입력 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 1 지연 신호를 발생하는 제 1 지연 소자, 상기 제 1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 2 지연 신호를 발생하는 제 2 지연 소자 및 제 n-1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 n 지연 신호를 발생하는 제 n 지연 소자를 구비한다.
또한 상기 비교부는 상기 입력 신호 및 상기 대응하는 제 1 내지 제 n 지연 신호를 각각 수신하여 소정 시간의 활성 구간을 가지는 상기 제 1 내지 제 n 비교 펄스 신호를 각각 발생하는 제 1 내지 제 n 비교 수단들을 구비한다.
또한 상기 제어부는 상기 입력 신호 및 상기 대응하는 제 1 내지 제 n 비교 펄스 신호를 각각 수신하고, 상기 입력 신호의 활성 구간의 시간과 상기 대응하는 제 1 내지 제 n 비교 펄스 신호의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 상기 제 1 내지 제 n 동작 제어 신호를 각각 발생하는 제 1 내지 제 n 동작 제어부들을 구비한다.
상기 동작 타이밍 제어 회로는 상기 입력 신호 및 소정의 동작 활성 신호를 수신하고 상기 동작 타이밍 제어 회로의 활성 또는 비활성을 제어하기 위해 상기 입력 신호의 상기 지연 시간 정의부로의 전송 여부를 결정하는 동작 결정부를 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 동작 타이밍 제어 방법은, 반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하기 위한 동작 타이밍 제어 방법에 있어서, (a) 소정의연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다)지연 신호를 발생하는 단계, (b) 상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생하는 단계 및 (c) 상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 한다. 여기서 상기 입력 신호는 반도체 메모리 장치의 클럭 신호 또는 명령인 것을 특징으로 한다.
바람직하기로는, 상기 (a) 단계는 (a1) 상기 입력 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 1 지연 신호를 발생하는 단계, (a2) 상기 제 1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 2 지연 신호를 발생하는 단계 및 (a3) 제 n-1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 n 지연 신호를 발생하는 단계를 구비하는 것을 특징으로 한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 기준 클럭의 주기 인식 회로는 동작 결정부, 지연 시간 정의부, 비교부 및 제어부를 구비하는 것을 특징으로 한다.
동작 결정부는 소정의 연속적인 입력 신호 및 소정의 동작 활성 신호를 수신하고 소정의 제어부의 동작을 제어하기 위한 동작 결정 신호를 발생한다.
지연 시간 정의부는 상기 입력 신호를 수신하고, 상기 입력 신호를 각각 일정한 지연 시간만큼 지연시킨 제 1 및 제 2 지연 신호를 발생한다.
비교부는 상기 입력 신호, 상기 제 1 및 제 2 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 및 제 2 비교 펄스 신호를 발생한다.
제어부는 상기 동작 결정 신호, 상기 제 1 및 제 2 비교 펄스 신호를 수신하고, 상기 동작 결정 신호와 상기 제 1 및 제 2 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 1 및 제 2 동작 제어 신호를 발생한다. 여기서 상기 입력 신호는 기준 클럭인 것을 특징으로 한다.
바람직하기로는, 상기 지연 시간 정의부는 일정한 지연 시간을 가지며 직렬 연결되는 홀수 개의 지연 소자들을 구비한다.
또한 상기 비교부는 상기 입력 신호 및 상기 대응하는 제 1 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 상기 제 1 비교 펄스 신호를 발생하는 제 1 비교 수단 및 상기 입력 신호 및 상기 대응하는 제 2 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 상기 제 2 비교 펄스 신호를 발생하는 제 2 비교 수단을 구비한다.
또한 상기 제어부는 상기 동작 결정 신호 및 상기 대응하는 제 1 비교 펄스 신호를 수신하고, 상기 동작 결정 신호의 활성 구간의 시간과 상기 제 1 비교 펄스 신호의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 1 동작 제어 신호를 발생하는 제 1 동작 제어부 및 상기 동작 결정 신호 및 상기 대응하는 제 2 비교 펄스 신호를 수신하고, 상기 동작 결정 신호의 활성 구간의 시간과 상기 제 2 비교 펄스 신호의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 2 동작 제어 신호를 발생하는 제 2 동작 제어부를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 동작 타이밍 제어 회로이다.
도 1을 참조하면, 본 발명에 따른 동작 타이밍 제어 회로(100)는 지연 시간 정의부(110), 비교부(130) 및 제어부(150)를 구비하는 것을 특징으로 한다.
지연 시간 정의부(110)는 소정의 연속적인 입력 신호(INCK)를 수신하고, 입력 신호(INCK)를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다.)지연 신호(DES1, DES2 ~ DESn)를 발생한다.
입력 신호(INCK)는 반도체 메모리 장치의 클럭 신호 또는 명령인 것을 특징으로 한다. 좀더 설명하면, 지연 시간 정의부(110)는 입력 신호(INCK)를 수신하여 일정한 지연 시간만큼 지연시켜 제 1 지연 신호(DES1)를 발생하는 제 1 지연 소자(111), 제 1 지연 신호(DES1)를 수신하여 일정한 지연 시간만큼 지연시켜 제 2 지연 신호(DES2)를 발생하는 제 2 지연 소자(112) 및 제 n-1 지연 신호(미도시)를 수신하여 일정한 지연 시간만큼 지연시켜 제 n 지연 신호(DESn)를 발생하는 제 n지연 소자(113)를 구비한다.
지연 소자들(111, 112, 113)은 서로 다른 지연 시간을 가지는 것을 특징으로 한다. 그러나 회로를 구성하기에 따라서는 서로 동일한 지연 시간을 가질수 있다.
비교부(130)는 입력 신호(INCK) 및 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 발생한다.
좀더 설명하면, 비교부(130)는 입력 신호(INCK) 및 대응하는 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)를 각각 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 각각 발생하는 제 1 내지 제 n 비교 수단들(131, 132, 133)을 구비한다. 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)는 활성 구간의 시간 간격이 각각 다른 것을 특징으로 하는 한다.
제어부(150)는 입력 신호(INCK) 및 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 수신하고, 입력 신호(INCK)와 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호(OPCON1, OPCON2 ~ OPCONn)를 발생한다.
좀더 설명하면, 제어부(150)는 입력 신호(INCK) 및 대응하는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 각각 수신하고, 입력 신호(INCK)의 활성 구간의 시간과 대응하는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)의 활성 구간의 시간을 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1내지 제 n 동작 제어 신호(OPCON1, OPCON2 ~ OPCONn)를 각각 발생하는 제 1 내지 제 n 동작 제어부들(151, 152, 153)을 구비한다.
여기서, 제 1 및 제 n 동작 제어 신호(OPCON1, OPCON2 ~ OPCONn)는 그 논리 레벨에 따라 입력 신호(INCK)의 활성 구간이 대응하는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)의 활성 구간보다 길거나 또는 짧은지를 나타내는 것을 특징으로 한다.
동작 타이밍 제어 회로(100)는 입력 신호(INCK) 및 소정의 동작 활성 신호(OPES)를 수신하고 동작 타이밍 제어 회로(100)의 활성 또는 비활성을 제어하기 위해 입력 신호(INCK)의 지연 시간 정의부(110)로의 전송 여부를 결정하는 동작 결정부(160)를 더 구비할 수 있다.
여기서, 동작 활성 신호(OPES)는 MRS(Mode Register Set)에 의해 발생되는 것을 특징으로 한다. 그러나 MRS 이외에도 외부명령이나 내부 신호에 의해서도 발생될 수 있다. 또한 동작 결정부(160)는 낸드 게이트일 수 있다.
이하 도 1을 참조하여 본 발명의 제 1 실시예에 따른 동작 타이밍 제어 회로의 동작이 상세히 설명된다.
지연 시간 정의부(110)는 소정의 연속적인 입력 신호(INCK)를 수신하고, 입력 신호(INCK)를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)를 발생한다.
입력 신호(INCK)는 반도체 메모리 장치의 클럭 신호 또는 명령일 수 있다. 즉, 동작 타이밍 제어 회로(100)가 반도체 메모리 장치의 어떠한 동작 타이밍 파라미터를 인식하여 반도체 메모리 장치를 제어하는가에 따라 입력 신호(INCK)가 무엇인지가 결정된다. 예를 들면, 동작 타이밍 제어 회로(100)가 반도체 메모리 장치의 기준 클럭의 주기를 인식하여 반도체 메모리 장치의 특정한 동작을 제어한다면, 입력 신호(INCK)로서 기준 클럭이 사용될 수 있다. 또한 동작 타이밍 제어 회로(100)가 반도체 메모리 장치의 RAS(Row Address Strobe) 시간(보통 tRAS 로 표시함)을 인식하여 반도체 메모리 장치의 특정한 동작을 제어한다면, 입력 신호(INCK)로서 RA(Row Active) 신호가 사용될 수 있다. 여기서 RAS(Row Address Strobe) 시간은 RA(Row Active)신호가 활성화 된 시점부터 RP(Row Precharge) 신호가 활성화 된 시점까지 소요되는 시간이다.
지연 시간 정의부(110)는 제 1 내지 제 n 지연 소자(111, 112, 113)를 구비한다. 제 1 지연 소자(111)는 입력 신호(INCK)를 수신하여 일정한 지연 시간만큼 지연시켜 제 1 지연 신호(DES1)를 발생한다. 제 1 지연 신호(DES1)는 후술하는 비교부(130)의 제 1 비교 수단(131)과 제 2 지연 소자(112)로 인가된다. 제 2 지연 소자(112)는 제 1 지연 신호(DES1)를 수신하여 일정한 지연 시간만큼 지연시켜 제 2 지연 신호(DES2)를 발생한다. 제 2 지연 신호(DES2)는 비교부(130)의 제 2 비교 수단(132)과 제 3 지연 소자(미도시)로 인가된다. 이와 같은 방법으로 제 n 지연 소자(113)는 제 n-1 지연 신호(미도시)를 수신하여 일정한 지연 시간만큼 지연시켜 제 n 지연 신호(DESn)를 발생한다. 제 1 내지 제 n 지연 소자들(111, 112, 113)은 버퍼 등 신호를 지연시키는 논리 소자들로 구성될 수 있다. 또한 제 1 내지 제 n 지연 소자들(111, 112, 113)은 서로 다른 지연 시간을 가지는 것을 특징으로 한다.그러나 서로 동일한 지연 시간을 가지게 설계될 수도 있다.
제 1 지연 신호(DES1)는 입력 신호(INCK)가 제 1 지연 소자(DES1)에 의해서만 지연되어 발생되는 신호이므로, 입력 신호(INCK)가 제 1 및 제 2 지연 소자(111, 112)에 의해서 지연되어 발생되는 제 2 지연 신호(DES2)와는 그 지연된 정도가 다르다. 즉, 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)들은 서로 그 지연된 정도가 다르다.
비교부(130)는 입력 신호(INCK) 및 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 발생한다.
교부(130)는 제 1 내지 제 n 비교 수단(131, 132, 133)들을 구비한다. 제 1 비교 수단(131)은 입력 신호(INCK) 및 대응하는 제 1 지연 신호(DES1)를 수신하여 소정 시간의 활성 구간을 가지는 제 1 비교 펄스 신호(COMP1)를 발생한다. 제 2 비교 수단(132)은 입력 신호(INCK) 및 대응하는 제 2 지연 신호(DES2)를 수신하여 소정 시간의 활성 구간을 가지는 제 2 비교 펄스 신호(COMP2)를 발생한다. 마찬가지로 제 n 비교 수단(133)은 입력 신호(INCK) 및 대응하는 제 n 지연 신호(DESn)를 수신하여 소정 시간의 활성 구간을 가지는 제 n 비교 펄스 신호(COMPn)를 발생한다. 제 1 내지 제 n 비교수단(131, 132, 133)들은 입력 신호(INCK)와 제 1 내지 제 n 지연 신호(DES1, DES2 ~ DESn)를 비교하므로 하나 또는 둘 이상의 논리 게이트들을 구비한다. 제 1 내지 제 n 지연 신호들(DES1, DES2 ~ DESn)의 지연된 정도가 다르므로 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)도 활성 구간의 시간간격이 각각 달라진다.
어부(150)는 입력 신호(INCK) 및 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 수신하고, 입력 신호(INCK)와 제 1 내지 제 n 비교 펄스 신호(COMP1, COMP2 ~ COMPn)를 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호(OPCON1, OPCON2 ~ OPCONn)를 발생한다.
어부(150)는 제 1 내지 제 n 동작 제어부(151, 152, 153)를 구비한다. 제 1 동작 제어부(151)는 입력 신호(INCK) 및 대응하는 제 1 비교 펄스 신호(COMP1)를 수신하고, 입력 신호(INCK)의 활성 구간의 시간과 대응하는 제 1 비교 펄스 신호(COMP1)의 활성 구간의 시간을 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 동작 제어 신호(OPCON1)를 발생한다. 제 2 동작 제어부(152)는 입력 신호(INCK) 및 대응하는 제 2 비교 펄스 신호(COMP2)를 수신하고, 입력 신호(INCK)의 활성 구간의 시간과 대응하는 제 2 비교 펄스 신호(COMP2)의 활성 구간의 시간을 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 2 동작 제어 신호(OPCON2)를 발생한다. 마찬가지로, 제 n 동작 제어부(153)는 입력 신호(INCK) 및 대응하는 제 n 비교 펄스 신호(COMPn)를 수신하고, 입력 신호(INCK)의 활성 구간의 시간과 대응하는 제 n 비교 펄스 신호(COMPn)의 활성 구간의 시간을 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 n 동작 제어 신호(OPCONn)를 발생한다.
여기서, 제 1 및 제 n 동작 제어 신호(OPCON1, OPCON2 ~ OPCONn)는 그 논리 레벨에 따라 입력 신호(INCK)의 활성 구간이 대응하는 제 1 내지 제 n 비교 펄스신호(COMP1, COMP2 ~ COMPn)의 활성 구간보다 길거나 또는 짧은지를 나타낸다. 즉, 제 1 내지 제 n 동작 제어부들(151, 152, 153)은 입력 신호(INCK)를 지연시킨 신호와 입력 신호(INCK)를 비교하여 발생된 제 1 내지 제 n 비교 펄스 신호들(COM01, COMP2 ~ COMPn)과 지연 시간 정의부(110)로 인가되는 입력 신호(INCK)에 바로 후속하는 입력 신호(INCK)를 비교한다.
제 1 내지 제 n 지연 소자들(111, 112, 113)의 지연 시간을 알고 있으므로 제 1 내지 제 n 비교 펄스 신호(COM01, COMP2 ~ COMPn)들이 활성화되는 구간의 시간을 알 수 있다. 따라서 제 1 내지 제 n 동작 제어 신호들(OPCON1, OPCON2 ~ OPCONn)이 하이 레벨로 출력되는지 또는 로우 레벨로 출력되는지에 따라서 입력 신호(INCK)의 활성 구간이 제 1 내지 제 n 비교 펄스 신호들(COM01, COMP2 ~ COMPn)의 활성 구간보다 긴지 짧은지를 알 수 있다.
따라서 제 1 내지 제 n 동작 제어 신호들(OPCON1, OPCON2 ~ OPCONn)을 이용하여, 입력 신호(INCK)의 활성 구간이 반도체 메모리 장치의 소정의 동작에 필요한 시간보다 길다고 판단되면 반도체 메모리 장치가 특정한 제 1 동작을 수행하도록 하고, 입력 신호(INCK)의 활성 구간이 반도체 메모리 장치의 소정의 동작에 필요한 시간보다 짧다고 판단되면 특정한 제 2 동작을 수행하도록 하는 회로를 반도체 메모리 장치의 내부에 장착하여 반도체 메모리 장치의 동작을 제어할 수 있다.
동작 타이밍 제어 회로(100)는 입력 신호(INCK) 및 소정의 동작 활성 신호(OPES)를 수신하고 동작 타이밍 제어 회로(100)의 활성 또는 비활성을 제어하기 위해 입력 신호(INCK)의 지연 시간 정의부(110)로의 전송 여부를 결정하는 동작결정부(160)를 더 구비할 수 있다. 즉, 동작 타이밍 제어 회로(100)를 이용할 필요가 없는 경우에는, 동작 활성 신호(OPES)를 동작 결정부(160)로 인가하여 입력 신호(INCK)가 지연 시간 정의부(110)로 인가되지 못하도록 하여 동작 타이밍 제어 회로(100)가 동작되지 않도록 할 수 있다. 동작 결정부(160)는 낸드 게이트와 같은 논리 소자를 이용하여 구성될 수 있다. 물론 이와 같은 기능을 하는 동작 결정부(160)는 지연 시간 정의부(110) 이외에 비교부(130) 또는 제어부(150)를 제어하여 동작 타이밍 제어 회로(100)가 동작되지 않도록 할 수도 있다.
여기서, 동작 활성 신호(OPES)는 MRS(Mode Register Set)에 의해 발생될 수 있다. 즉, MRS를 조정하여 반도체 메모리 장치가 소정의 조건을 만족한다면 동작 타이밍 제어회로(100)가 동작되지 않도록 하기 위해 동작 활성 신호(OPES)를 발생하는 것이다. 그러나 MRS 이외에도 외부명령이나 내부 신호에 의해서도 발생될 수 있다.
도 2는 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 동작 타이밍 제어 방법을 나타내는 플로우 차트이다.
이하, 도 1및 도 2를 참조하여 반도체 메모리 장치의 동작 타이밍 제어 방법을 설명한다.
반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하기 위한 동작 타이밍 제어 방법은 먼저 소정의 연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다)지연 신호를 발생한다.(210 단계) 좀더 설명하면, 제 210 단계는 먼저, 상기 입력 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 1 지연 신호를 발생한다. 제 1 지연 신호는 제 2 지연 신호와 후술하는 제 1 비교 펄스 신호를 발생하는데 이용된다. 상기 제 1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 2 지연 신호를 발생한다. 이와 같은 방법으로 제 n-1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 n 지연 신호를 발생한다.
여기서 입력 신호를 지연시키는 시간은 각각 다르다. 따라서 제 1 내지 제 n 지연 신호들은 각각 서로 다른 지연 시간을 가진다. 그러나 동작 타이밍 제어 방법(200)을 구현하는 회로를 구성하는 방법에 따라서 입력 신호를 지연시키는 시간을 각각 동일하게 할 수도 있다.
입력 신호는 반도체 메모리 장치의 클럭 신호 또는 명령일 수 있다. 즉, 동작 타이밍 제어 방법(200)이 반도체 메모리 장치의 어떠한 동작 타이밍 파라미터를 인식하여 반도체 메모리 장치를 제어하는가에 따라 입력 신호가 무엇인지가 결정된다. 예를 들면, 동작 타이밍 제어 방법(200)이 반도체 메모리 장치의 기준 클럭의 주기를 인식하여 반도체 메모리 장치의 특정한 동작을 제어한다면, 입력 신호로서 기준 클럭이 사용될 수 있다. 또한 동작 타이밍 제어 방법(200)이 반도체 메모리 장치의 RAS(Row Address Strobe) 시간(보통 tRAS 로 표시함)을 인식하여 반도체 메모리 장치의 특정한 동작을 제어한다면, 입력 신호로서 RA(Row Active) 신호가 사용될 수 있다. 여기서 RAS(Row Address Strobe) 시간은 RA(Row Active)신호가 활성화 된 시점부터 RP(Row Precharge) 신호가 활성화 된 시점까지 소요되는 시간이다.
또한 상기 입력 신호는 소정의 동작 활성 신호에 응답하여 인가 여부가 결정된다. 따라서 동작 타이밍 제어 방법(200)을 이용할 필요가 없는 경우에는, 동작 활성 신호를 발생하여 입력 신호가 동작 타이밍 제어 회로(100)로 인가되지 못하도록 하여 동작 타이밍 제어 회로(100)가 동작되지 않도록 할 수 있다. 이러한 기능을 하는 동작 활성 신호는 MRS(Mode Register Set)에 의해 발생될 수 있다. 즉, MRS를 조정하여 반도체 메모리 장치가 소정의 조건을 만족한다면 동작 타이밍 제어 방법(200)을 이용하지 않도록 하기 위해 동작 활성 신호를 발생하는 것이다. 그러나 MRS 이외에도 외부명령이나 내부 신호에 의해서도 발생될 수 있다.
다음으로, 상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생한다.(제 220 단계) 좀더 설명하면, 제 220 단계는 입력 신호 및 대응하는 제 1 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 비교 펄스 신호를 발생한다. 제 1 비교 펄스 신호는 입력 신호와 함께 후술하는 제 1 동작 제어 신호를 발생하는 데 이용된다. 동일한 방법으로 제 2 내지 제 n 비교 펄스 신호가 발생된다. 제 1 내지 제 n 비교 펄스 신호는 입력 신호와 입력 신호가 지연되어 발생된 제 1 내지 제 n 지연 신호가 비교되어 발생되는 신호이므로 파형이 펄스의 형태로 발생된다. 또한 제 1 내지 제 n 지연 신호들의 지연된 정도가 다르므로 제 1 내지 제 n 비교 펄스 신호도 활성 구간의 시간 간격이 각각 달라진다.
상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생한다.(230 단계) 좀더 설명하면, 제 230 단계는 입력 신호 및 대응하는 제 1 비교 펄스 신호를 수신하고, 입력 신호의 활성 구간의 시간과 대응하는 제 1 비교 펄스 신호의 활성 구간의 시간을 비교하여 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 동작 제어 신호를 발생한다. 같은 방법으로, 제 2 내지 제 n 동작 제어 신호를 발생한다.
입력 신호를 지연시켜 발생된 지연 신호와 입력 신호를 비교하여 제 1 내지 제 n 비교 펄스 신호들이 발생되고, 상기 제 1 내지 제 n 비교 펄스 신호들과 상기 지연 신호를 발생시키는 입력 신호에 바로 후속하는 입력 신호가 비교되므로, 제 1 및 제 n 동작 제어 신호는 그 논리 레벨에 따라 입력 신호의 활성 구간이 대응되는 제 1 내지 제 n 비교 펄스 신호의 활성 구간보다 길거나 또는 짧은지를 나타낸다.
제 1 내지 제 n 지연 신호들의 지연 시간을 사용자가 알 수 있으며 따라서 제 1 내지 제 n 비교 펄스 신호들이 얼마의 시간동안 활성화되지를 알 수 있다. 따라서 제 1 내지 제 n 동작 제어 신호들이 하이 레벨로 출력되는지 또는 로우 레벨로 출력되는지에 따라서 입력 신호의 활성 구간이 제 1 내지 제 n 비교 펄스 신호들의 활성 구간보다 긴지 짧은지를 알 수 있다.
즉, 본 발명의 제 2 실시예에 따른 동작 타이밍 제어 방법(200)에 의해 발생되는 제 1 내지 제 n 동작 제어 신호들을 이용하여, 입력 신호의 활성 구간이 반도체 메모리 장치의 소정의 동작에 필요한 시간보다 길다고 판단되면 반도체 메모리 장치가 특정한 제 1 동작을 수행하도록 하고, 입력 신호의 활성 구간이 반도체 메모리 장치의 소정의 동작에 필요한 시간보다 짧다고 판단되면 반도체 메모리 장치가 특정한 제 2 동작을 수행하도록 하여 반도체 메모리 장치의 동작을 제어할 수 있다.
도 3은 본 발명의 또 다른 기술적 과제를 달성하기 위한 제 1 실시예에 따른 기준 클럭의 주기 인식회로를 나타내는 블럭도이다.
도 3을 참조하면, 기준 클럭의 주기 인식 회로(300)는 동작 결정부(310), 지연 시간 정의부(320), 비교부(330) 및 제어부(340)를 구비하는 것을 특징으로 한다.
동작 결정부(310)는 소정의 연속적인 입력 신호(INCK) 및 소정의 동작 활성 신호(OPES)를 수신하고 제어부(340)의 동작을 제어하기 위한 동작 결정 신호(OPDS)를 발생한다. 여기서, 입력 신호(INCK)는 기준 클럭이다. 기준 클럭은 반도체 메모리 장치가 동작되기 위하여 외부에서 입력되는 클럭을 의미한다. 동작 결정부(310)는 동작 활성 신호(OPES)를 입력단(D)으로 수신하고 입력 신호(INCK)를 클럭 입력단으로 수신하여 동작 결정 신호(OPDS)를 출력단(Q)으로 출력하는 플립 플랍이다.
지연 시간 정의부(320)는 입력 신호(INCK)를 수신하고, 입력 신호(INCK)를 각각 일정한 지연 시간만큼 지연시킨 제 1 및 제 2 지연 신호(DES1, DES2)를 발생한다. 지연 시간 정의부(320)는 일정한 지연 시간을 가지며 직렬 연결되는 홀수 개의 지연 소자들(321, 323, 325, 327, 329)을 구비한다. 좀더 설명하면, 지연 소자들(321, 323, 325, 327, 329)은 각각 서로 다른 지연 시간을 가지는 것을 특징으로 한다. 그러나 서로 동일한 지연 시간을 가지게 설계될 수도 있다.
제 1 지연 신호(DES1)는 입력 신호(INCK)가 직렬 연결되는 지연 소자들(321, 323, 325, 327, 329)을 모두 통과하여 발생되는 신호이고, 제 2 지연 신호(DES2)는 입력 신호(INCK)가 직렬 연결되는 지연 소자들(321, 323, 325, 327, 329) 중 일부의 홀수개의 지연 소자들을 통과하여 발생되는 신호이다.
비교부(330)는 입력 신호(INCK), 제 1 및 제 2 지연 신호(DES1, DES2)를 수신하여 소정 시간의 활성 구간을 가지는 제 1 및 제 2 비교 펄스 신호(COMP1, COMP2)를 발생한다. 좀더 설명하면, 비교부(330)는 입력 신호(INCK) 및 대응하는 제 1 지연 신호(DES1)를 수신하여 소정 시간의 활성 구간을 가지는 상기 제 1 비교 펄스 신호(COMP1)를 발생하는 제 1 비교 수단(331) 및 입력 신호(INCK) 및 대응하는 제 2 지연 신호(DES2)를 수신하여 소정 시간의 활성 구간을 가지는 제 2 비교 펄스 신호(COMP2)를 발생하는 제 2 비교 수단(333)을 구비한다. 제 1 및 제 2 비교 수단(331, 333)은 낸드 게이트일 수 있다. 제 1 및 제 2 지연 신호(DES1, DES2)가 지연되는 시간이 다르므로 제 1 및 제 2 비교 펄스 신호(COMP1, COMP2)도 활성 구간의 시간 간격이 각각 달라진다.
제어부(340)는 동작 결정 신호(OPDS)와 제 1 및 제 2 비교 펄스 신호(COMP1, COMP2)를 수신하고, 동작 결정 신호(OPDS)와 제 1 및 제 2 비교 펄스 신호(COMP1, COMP2)를 비교하여 반도체 메모리 장치를 제어하는 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)를 발생한다. 상세히 설명하면, 제어부(340)는 동작 결정 신호(OPDS) 및 대응하는 제 1 비교 펄스 신호(COMP1)를 수신하고, 동작 결정 신호(OPDS)의 활성 구간의 시간과 제 1 비교 펄스 신호(COMP1)의 활성 구간의 시간을 비교하여 반도체 메모리 장치를 제어하는 제 1 동작 제어 신호(OPCON1)를 발생하는 제 1 동작 제어부(350) 및 동작 결정 신호(OPDS) 및 대응하는 제 2 비교 펄스 신호(COMP2)를 수신하고, 동작 결정 신호(OPDS)의 활성 구간의 시간과 제 2 비교 펄스 신호(COMP2)의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 2 동작 제어 신호(OPCON2)를 발생하는 제 2 동작 제어부(360)를 구비한다.
제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)는 그 논리 레벨에 따라 동작 결정 신호(OPDS)의 활성 구간이 대응하는 제 1 또는 제 2 비교 펄스 신호(COMP1, COMP2)의 활성 구간보다 길거나 또는 짧은지를 나타낸다.
제 1 동작 제어부(350)를 좀더 상세히 살펴보면, 제 1 동작 제어부(350)는 동작 결정 신호(OPDS)를 수신하여 반전시키는 제 1 인버터(351), 동작 결정 신호(OPDS) 및 제 1 인버터(351)의 출력 신호에 응답하여 제 1 비교 펄스 신호(COMP1)를 소정의 제 1 래치부(353)로 전송하는 제 1 전송 게이트(352), 제 1 전송 게이트(352)의 출력을 반전시키는 제 2 인버터(354) 및 제 2 인버터(354)의 출력을 반전시켜 제 2 인버터(354)로 인가하는 제 3 인버터(355)를 구비하는 제 1 래치부(353), 동작 결정 신호(OPDS) 및 제 1 인버터(351)의 출력 신호에 응답하여 제 1 래치부(353)의 출력을 소정의 제 4 인버터(357)로 전송하는 제 2 전송 게이트(356) 및 제 2 전송 게이트(356)의 출력을 반전하여 제 1 동작 제어 신호(OPCON1)로서 발생하는 제 4 인버터(357)를 구비하는 것을 특징으로 한다.
제 2 동작 제어부(360)를 좀더 상세히 살펴보면, 제 2 동작 제어부(360)는동작 결정 신호(OPDS)를 수신하여 반전시키는 제 5 인버터(361), 동작 결정 신호(OPDS) 및 제 5 인버터(361)의 출력 신호에 응답하여 제 2 비교 펄스 신호(COMP2)를 소정의 제 2 래치부(363)로 전송하는 제 3 전송 게이트(362), 제 3 전송 게이트(362)의 출력을 반전시키는 제 6 인버터(364) 및 제 6 인버터(364)의 출력을 반전시켜 제 6 인버터(364)로 인가하는 제 7 인버터(365)를 구비하는 상기 제 2 래치부(363), 동작 결정 신호(OPDS) 및 제 5 인버터(361)의 출력 신호에 응답하여 제 2 래치부(363)의 출력을 소정의 제 8 인버터(367)로 전송하는 제 4 전송 게이트(366) 및 제 4 전송 게이트(366)의 출력을 반전하여 제 2 동작 제어 신호(OPCON2)로서 발생하는 제 8 인버터(367)를 구비하는 것을 특징으로 한다.
도 4는 도 3의 기준 클럭의 주기 인식 회로의 동작을 나타내는 동작 타이밍도이다.
이하 도 3 및 도 4를 참조하여 본 발명의 제 1 실시예에 따른 기준 클럭의 주기 인식 회로(300)의 동작이 상세히 설명된다.
도 3의 실시예는 기준 클럭의 주기 인식 회로이므로 입력 신호(INCK)는 기준 클럭이 된다.
기준 클럭의 주기 인식 회로(300)를 동작시키기 위하여 동작 활성 신호(OPES)가 먼저 하이 레벨로 인가된다. 그리고 입력 신호(INCK)의 n 번째 클락이 하이 레벨로 활성화되면 입력 신호(INCK)와 동작 활성 신호(OPES)에 응답하여 동작 결정 신호(OPDS)가 하이 레벨로 활성화된다.
지연 시간 정의부(320)로 인가된 입력 신호(INCK)는 지연 소자들(321, 323 ~329)을 모두 통과하여 제 1 지연 신호(DES1)로 발생되어 비교부(330)의 제 1 비교 수단(331)으로 인가된다. 또한 입력 신호(INCK)는 지연 소자들(321, 323 ~ 329) 중 세 개의 지연 소자들(321, 323, 325)만을 통과하여 제 2 지연 신호(DES2)로서 발생되어 비교부(330)의 제 2 비교 수단(333)으로 인가된다.
제 1 비교 수단(331)은 제 1 지연 신호(DES1)와 입력 신호(INCK)를 수신하여 제 1 비교 펄스 신호(COMP1)를 발생한다. 제 2 비교 수단(333)은 제 2 지연 신호(DES2)와 입력 신호(INCK)를 수신하여 제 2 비교 펄스 신호(COMP2)를 발생한다. 지연 시간 정의부(320)와 비교부(330)를 살펴보면 그 구성이 자동 펄스 발생기(auto pulse generator)와 동일한 것을 알 수 있다. 따라서 제 1 비교 펄스 신호(COMP1)와 제 2 비교 펄스 신호(COMP2)는 펄스의 파형을 가진다. 또한 지연 시간 정의부(320)의 지연 소자들(321, 323 ~ 329) 각각의 지연 시간을 "T"라고 한다면, 제 1 비교 펄스 신호(COMP1)는 5T의 활성 구간을 가지며 제 2 비교 펄스 신호(COMP2)는 3T의 지연 시간을 가진다. 이는 도 4에 잘 나타나 있다.
이후에 입력 신호(INCK)의 n+1 번째 클락이 동작 결정부(310)로 입력되면 동작 결정 신호(OPDS)는 로우 레벨로 하강하고, 동작 결정 신호(OPDS)가 로우 레벨로 하강하는 순간 제어부(340)는 동작 결정 신호(OPDS)와 제 1 비교 펄스 신호(COMP1) 및 제 2 비교 펄스 신호(COMP2)를 비교하여 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)를 발생한다.
제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)는 동작 결정 신호(OPDS)가 지연 시간 정의부(320)의 지연 소자들(321, 323 ~ 329)에 의한 일정한 지연 시간보다긴지 짧은지에 대한 정보를 가지고 있다.
여기서 동작 결정 신호(OPDS)는 입력 신호(INCK)의 상승 에지에서 하이 레벨로 인에이블 되고 입력 신호(INCK)의 다음 상승 에지에서 로우 레벨로 디스에이블 되므로 입력 신호(INCK)의 한 주기만큼의 인에이블 구간을 가진다. 따라서 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)는 결국 입력 신호(INCK)의 한 주기가 일정한 시간보다 긴 지 짧은지에 대한 정보를 가지고 있다.
제어부(340)의 동작을 좀더 살펴본다.
동작 결정 신호(OPDS)가 제 1 동작 제어부(350)의 제 1 인버터(351)로 하이 레벨로 인가되면 제 1 전송 게이트(352)는 턴 온 되고 제 1 비교 펄스 신호(COMP1)가 제 1 래치부(353)로 인가되어 래치된다. 리셋 신호(RESET)에 의해서 턴 온 또는 턴 오프가 제어되는 엔모스 트랜지스터(MN1)는 제 1 래치부(353)를 초기화 시키는 기능을 한다.
동작 결정 신호(OPDS)가 로우 레벨로 하강되고 제 1 인버터(351)로 인가되면 제 1 전송 게이트(352)는 턴 오프 되고 제 2 전송 게이트(356)는 턴 온 된다. 그러면 제 1 래치부(353)로부터 제 1 비교 펄스 신호(COMP1)가 출력되어 제 4 인버터(357)를 통하여 제 1 동작 제어 신호(OPCON1)로서 발생된다. 도 4를 참조하면, 동작 결정 신호(OPDS)가 로우 레벨로 떨어지는 순간에 제 1 비교 펄스 신호(COMP1)는 로우 레벨 상태이므로 제 1 동작 제어 신호(OPCON1)도 로우 레벨로 발생된다. 즉, 동작 결정 신호(OPDS)가 제 1 비교 펄스 신호(COMP1)보다 짧은 경우 제 1 동작 제어 신호(OPCON1)는 로우 레벨로 발생된다.
제 2 동작 제어부(360)의 동작도 제 1 동작 제어부(350)의 동작과 동일하므로 상세한 설명은 생략한다. 도 4를 참조하면, 동작 결정 신호(OPDS)가 로우 레벨로 떨어지는 순간에 제 2 비교 펄스 신호(COMP2)는 하이 레벨 상태이므로 제 2 동작 제어 신호(OPCON2)도 하이 레벨로 발생된다. 즉, 동작 결정 신호(OPDS)가 제 2 비교 펄스 신호(COMP2)보다 긴 경우 제 2 동작 제어 신호(OPCON2)는 하이 레벨로 발생된다.
따라서 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)의 논리 레벨에 의하여 입력 신호(INCK)의 주기가 일정한 시간 보다 긴지 짧은지를 알 수 있고, 그 결과를 이용하여 반도체 메모리 장치의 동작을 제어하는 데 이용할 수 있다.
도 5는 도 3의 기준 클럭의 주기 인식 회로를 응용하는 회로의 회로도이다.
도 5의 회로(500)는 클럭 신호(CLK)를 반전하는 인버터(505), 인버터(505)의 출력에 응답하여 턴 온 및 턴 오프가 제어되는 전송 게이트들(511, 517, 521, 527), 래치를 형성하는 인버터들(513, 515, 523, 525), 전송 게이트들(517, 527)의 출력을 반전시키는 인버터들(519, 529), 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)와 인버터(519)의 출력을 수신하여 비교하는 낸드 게이트(530), 낸드 게이트(530)의 출력을 반전하여 제 1 출력 신호(OUT1)로서 발생하는 인버터(535), 제 2 동작 제어 신호(OPCON2)와 인버터(529)의 출력을 비교하는 낸드 게이트(540), 낸드 게이트(540)의 출력을 반전하여 제 2 출력 신호(OUT2)로서 발생하는 인버터(545)를 구비한다.
도 6은 도 5의 회로의 동작을 나타내는 동작 타이밍도이다.
구체적으로 도 6의 (A)는 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)가 모두 로우 레벨일 때의 경우로서 입력 제어 신호(INS)가 제 1 출력 신호(OUT1) 또는 제 2 출력 신호(OUT2)로서 발생되지 않는 것을 나타낸다.
도 6의 (B)는 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)가 모두 하이 레벨일 때의 경우로서 입력 제어 신호(INS)가 제 1 출력 신호(OUT1)로서 발생되는 것을 나타낸다.
도 6의 (C)는 제 1 동작 제어 신호(OPCON1)는 로우 레벨이고 제 2 동작 제어 신호(OPCON2)는 하이 레벨일 때의 경우로서 입력 제어 신호(INS)가 제 2 출력 신호(OUT2)로서 발생되는 것을 나타낸다.
이하 도 5 및 도 6을 참조하여 그 동작을 살펴본다.
도 5의 회로(500)는 클럭 신호(CLK)에 응답하여 동작된다. 여기서 클럭 신호(CLK)는 내부 클럭이거나 또는 기준 클럭일 수 있다.
전송 게이트(511)로 인가되는 입력 제어 신호(INS)는 반도체 메모리 장치의 내부에서 발생되는 소정의 신호로서 반도체 메모리 장치의 소정의 동작을 제어한다.
도 5의 회로(500)는 제 1 및 제 2 동작 제어신호(OPCON1, OPCON2)의 논리 레벨에 따라, 즉, 입력 신호(INCK)가 일정한 지연 시간보다 긴 지 짧은지에 따라 입력 제어 신호(INS)를 제 1 출력 신호(OUT1) 또는 제 2 출력 신호(OUT2)로서 발생하여 반도체 메모리 장치의 일정한 동작을 제어한다. 다시 말하면, 기준 클럭의 주기의 길이에 따라서 반도체 메모리 장치의 일정한 동작을 제어할 수 있는 것이다.
하이 레벨의 클럭 신호(CLK)가 인버터(505)로 인가되면 전송 게이트(511)는 턴 온 되고 입력 제어 신호(INS)가 인버터들(513, 515)로 구성되는 래치(516)로 인가된다. 여기서 엔모스 트랜지스터(MN1)는 리셋 신호(RESET)를 받아서 래치(516)를 초기화시키는 기능을 한다. 클럭 신호(CLK)가 로우 레벨로 반전되면 전송 게이트(517)가 턴 온 되어 래치 되었던 입력 제어 신호(INS)가 인버터(519)를 통하여 낸드 게이트(530)로 인가된다. 이 때 낸드 게이트(530)로 인가된 입력 제어 신호(INS)가 제 1 출력 신호(OUT1)로서 출력되는지의 여부는 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)의 논리 레벨에 따라 달라진다.
제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)중 하나라도 로우 레벨을 가진다면 입력 제어 신호는 출력되지 못한다. 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)가 모두 하이 레벨인 경우에는 입력 제어 신호(INS)는 제 1 출력 신호(OUT1)로서 발생된다. 이는 도 6의 (B)에 나타나 있다.
다시 하이 레벨의 클럭 신호(CLK)가 인버터(505)로 인가되면 전송 게이트(521)는 턴 온 되고 인버터(519)로부터 입력 제어 신호(INS)가 인버터들(523, 525)로 구성되는 래치(526)로 인가된다. 여기서 엔모스 트랜지스터(MN2)는 리셋 신호(RESET)를 받아서 래치(526)를 초기화시키는 기능을 한다. 클럭 신호(CLK)가 다시 로우 레벨로 반전되면 전송 게이트(527)가 턴 온 되어 래치 되었던 입력 제어 신호(INS)가 인버터(529)를 통하여 낸드 게이트(540)로 인가된다.
이 때 낸드 게이트(540)로 인가된 입력 제어 신호(INS)가 제 2 출력신호(OUT2)로서 출력되는지의 여부는 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)의 논리 레벨에 따라 달라진다.
제 1 동작 제어 신호(OPCON1)가 로우 레벨이고 제 2 동작 제어 신호(OPCON2)가 하이 레벨인 경우에는 입력 제어 신호(INS)는 제 2 출력 신호(OUT2)로서 발생된다. 이는 도 6의 (C)에 나타나 있다. 그 외의 경우에는 입력 제어 신호(INS)는 제 2 출력 신호(OUT2)로서 발생될 수 없다.
다시 설명하면, 제 1 및 제 2 동작 제어 신호(OPCON1, OPCON2)가 모두 로우 레벨일 경우에는 입력 제어 신호(INS)는 외부로 출력될 수 없으며, 제 1 동작 제어 신호(OPCON1)는 로우 레벨이고 제 2 동작 제어 신호(OPCON2)는 하이 레벨인 경우 입력 제어 신호(INS)는 클럭 신호(CLK)가 두 클럭 만큼 지난 후에 외부로 출력되며, 제 1 동작 제어 신호(OPCON1)와 제 2 동작 제어 신호(OPCON2)가 모두 하이 레벨인 경우 입력 제어 신호(INS)는 클럭 신호(CLK)가 한 클럭만 지난 후에 외부로 출력된다.
도 3의 기준 클럭의 주기 인식 회로(300)와 연계하여 설명하면, 제 1 동작 제어 신호(OPCON1)가 로우 레벨로 발생되는 것은 입력 신호(INCK)의 한 주기가 제 1 비교 펄스 신호(COMP1)보다 짧은 경우이고, 제 2 동작 제어 신호(OPCON2)가 하이 레벨로 발생되는 것은 입력 신호(INCK)의 한 주기가 제 2 비교 펄스 신호(COMP2)보다 긴 경우이다. 따라서 입력 신호(INCK), 즉, 기준 클럭의 주기가 일정한 시간(제 2 비교 펄스 신호(COMP2)의 활성 시간) 이상이고 또 다른 일정한 시간(제 1 비교 펄스 신호(COMP1)의 활성 시간) 이하이면 클럭 신호(CLK)가 두 클럭이 지난 후에입력 제어 신호(INS)가 외부로 발생될 수 있는 것이다.
도 5의 회로(500)를 그대로 응용하면, 입력 신호(INCK)즉, 기준 클럭의 주기가 일정 시간 이하에서는 소정의 입력 제어 신호(INS)를 무시하고, 일정한 시간과 다른 일정한 시간 사이에서는 클럭 신호(CLK)의 한 클럭만에 소정의 입력 제어 신호(INS)를 외부로 출력하고, 일정한 시간 이상에서는 클럭 신호(CLK)의 두 클럭 만에 소정의 입력 제어 신호(INS)를 외부로 출력할 수 있다.
도 7은 도 1의 동작 타이밍 제어 회로를 응용하여 RAS 시간을 검출하는 회로의 회로도이다.
도 7을 참조하면, RAS 시간을 검출하는 회로(700)는 도 3의 기준 클럭의 주기 인식 회로(300)와 유사한 구성을 가진다. 즉, 로우 액티브 명령(row active command)(RA)을 수신하는 지연 시간 정의부(710), 지연 시간 정의부(710)의 출력과 로우 액티브 명령(RA)을 수신하여 비교하는 비교부(720) 및 로우 액티브 명령(RA)과 비교부(720)의 출력을 비교하여 소정의 동작 제어 신호(TRAS)를 발생하는 제어부(730)를 구비한다.
지연 시간 정의부(710)는 지연 소자들(711, 712, 713)을 구비한다. 비교부(720)는 낸드 게이트로 구성되며 제어부(730)는 도 3의 제 1 또는 제 2 동작 제어부들(350, 360)과 동일한 구성을 가진다.
도 7의 RAS 시간 검출 회로(700)의 동작을 살펴보면, RAS 시간은 로우 액티브 명령(RA)이 인에이블 된 후 프리 차지(precharge) 명령이 인에이블 될 때까지의 걸리는 시간을 의미한다. 로우 액티브 명령(RA)이 인에이블 된 후 프리 차지 명령이 인에이블 되면 로우 액티브 명령(RA)은 디스에이블 되므로 결국 RAS 시간은 로우 액티브 명령(RA)이 인에이블 되었다가 다시 디스에이블 되는데 걸리는 시간이다.
도 7의 RAS 시간 검출 회로(700)의 동작은 도 3의 기준 클럭의 주기 인식 회로(300)의 동작과 유사하다. 즉, 로우 액티브 명령(RA)이 지연 시간 정의부(710)로 인가되면 지연 시간 정의부(710)는 로우 액티브 명령(RA)을 일정한 시간동안 지연시킨 후 비교부(720)로 인가한다. 비교부(720)는 지연 시간 정의부(710)의 출력과 로우 액티브 명령(RA)을 비교하여 일정한 활성구간을 가지는 비교 펄스 신호(COMP)를 발생한다. 제어부(730)는 비교 펄스 신호(COMP)와 로우 액티브 명령(RA)을 수신하여 로우 액티브 명령(RA)이 디스에이블 되는 순간에 로우 액티브 명령(RA)이 비교 펄스 신호(COMP)보다 긴지 짧은지를 비교하여 동작 제어 신호(TRAS)를 발생한다. 따라서 동작 제어 신호(TRAS)는 로우 액티브 명령(RA)이 비교 펄스 신호(COMP)보다 긴지 짧은지에 관한 정보를 가지고 있게된다.
RAS 시간은 앞에서 설명한 것과 같이 로우 액티브 명령(RA)이 인에이블 되었다가 다시 디스에이블 되는 순간까지의 시간을 의미하므로, 로우 액티브 명령(RA)을 제어부(730)로 직접 인가하여 로우 액티브 명령(RA)이 디스에이블 되는 순간에 로우 액티브 명령(RA)이 비교 펄스 신호(COMP)보다 긴지 짧은지를 인식한다. 도 7의 실시예 에서는 매 RC 시간마다 RAS 시간이 비교 펄스 신호(COMP)보다 긴지 짧은지를 인식하는 것으로 가정하였다. 여기서 RC 시간은 로우 액티브 명령(RA)이 인에이블 되었다가 디스에이블 된 후 다시 로우 액티브 명령(RA)이 인에이블 될 때까지걸리는 시간을 의미한다. 따라서 도 3의 기준 클럭의 주기 인식 회로(300)에서처럼 기준 클럭의 주기를 인식하는 시점을 선택하기 위하여 동작 결정 신호(OPDS)를 발생하는 별도의 회로를 구비할 필요가 없다.
도 8은 도 7의 동작 제어 신호를 이용하는 내부 전압 발생기의 블록도이다.
보통 내부 전압 발생기는 외부 전압(EV)을 수신하여 내부 전압(IV)을 발생하는 내부 전압 발생기(810), 로우 액티브 명령(RA)에 응답하여 펄스를 발생하는 펄스 발생기(820), 외부 전압(EV)과 펄스 발생기(820)의 출력(OVDRV_N)에 응답하여 일정한 전압을 발생하는 전압 발생기(830)를 구비한다. 그러나 도 8의 내부 전압 발생기(800)는 종래의 내부 전압 발생기에 추가적으로 도 7의 RAS 시간 검출 회로(700)에서 발생되는 동작 제어 신호(TRAS)에 응답하여 펄스를 발생하는 펄스 발생기(840) 및 펄스 발생기(840)의 출력(OVDRV_S)과 외부 전압(EV)에 응답하여 일정한 전압을 발생하는 전압 발생기(850)를 구비한다.
도 9는 도 8의 내부 전압 발생기의 동작을 나타내는 도면이다.
이하 도 8 및 도 9를 참조하여 내부 전압 발생기(800)의 동작을 살펴본다.
반도체 메모리 장치 내부에서 로우 액티브 명령(RA)이 인에이블 되면 메모리 어레이에서의 전압의 소모가 증가되므로 내부 전압(IV)의 레벨이 상당히 떨어지게 된다. 도 9에 표시된 부분(VDIP)은 이를 나타낸다. 따라서 대부분의 반도체 메모리 장치들은 내부 전압(IV)의 전압 강하를 보상하기 위한 회로를 구비하게 된다.
보상 회로의 예로서 로우 액티브 명령(RA)이 인에이블 되면 짧은 펄스(OVDRV_N)를 발생하고, 짧은 펄스(OVDRV_N)에 의해 전압을 발생시켜 내부 전압발생기(810)의 드라이빙 능력을 순간적으로 높여주는 방법이 있다. 그러나 이 방법에서도 오버 슈팅(Overshooting)의 문제 등으로 인해 내부 전압 발생기(810)의 드라이빙 능력을 무조건 높여줄 수는 없다.
또한 강하된 전압의 일부는 로우 액티브 명령(RA)에 의해 펄스를 발생시켜 일정한 전압을 발생하는 회로가 보상하게 하고, 강하된 전압의 나머지 부분은 RAS 시간동안 내부 전압 발생기(810)의 정상적인 동작으로 보상하도록 하고 있다. 그러나 RAS 시간이 충분하다면 로우 액티브 명령(RA)에 의해 동작되는 펄스 발생기(820)와 전압 발생기(830)를 이용하여 강하된 전압을 보상하는 회로가 효과적으로 동작될 수 있으나, RAS시간이 짧아지면 내부 전압 발생기(810)가 충분히 동작할 수 없어서 강하된 내부 전압(IV)을 보상하기가 어려워진다.
따라서 이러한 문제를 해결하기 위하여 도 7의 RAS 시간 검출 회로(700)의 출력인 동작 제어 신호(TRAS)에 응답하여 동작되는 펄스 발생기(840)와 전압 발생기(850)를 내부 전압 발생기(800)에 추가하는 것이다. 즉, RAS 시간이 미리 정해진 일정한 시간보다 짧으면 동작 제어 신호(TRAS)를 일정한 논리 레벨로 발생시키고, 일정한 논리 레벨을 가지는 동작 제어 신호(TRAS)에 응답하여 펄스 발생기(840)가 펄스(OVDRV_S)를 발생시키고 펄스(OVDRV_S)를 수신한 전압 발생기(850)에 의해 내부 전압 발생기(810)의 드라이빙 능력을 높여주는 것이다.
도 8의 내부 전압 발생기(800)는, RAS 시간이 긴 경우(예를 들어 이 경우에 동작 제어 신호(TRAS)가 로우 레벨이라고 한다면)에는 로우 액티브 명령(RA)에 의해서만 짧은 펄스(OVDRV_N)를 발생하고 전압 발생기(830)로부터 발생된 전압에 의하여 내부 전압 발생기(810)의 드라이빙 능력을 높여준다. 하지만, RAS 시간이 짧은 경우(이 경우는 동작 제어 신호(TRAS)가 하이 레벨이라고 한다면)에는 펄스 발생기(840)는 도 7의 RAS 시간 검출 회로(700)로부터 하이 레벨의 동작 제어 신호(TRAS)를 수신하여 짧은 펄스(OVDRV_S)를 발생하고 전압 발생기(850)는 짧은 펄스(OVDRV_S)를 수신하여 내부 전압 발생기(810)의 드라이빙 능력을 좀더 향상시킨다. 도 9에는 로우 액티브 명령(RA)에 응답하는 펄스 발생기(820)로부터 발생되는 펄스(OVDRV_N)와 동작 제어 신호(TRAS)에 응답하는 펄스 발생기(840)로부터 발생되는 펄스(OVDRV_S)가 나타나 있고, 펄스가 발생된 순간에는 내부 전압(IV)의 레벨이 향상되는 것이 나타나 있다.
도 10은 도 1의 동작 타이밍 제어 회로를 응용하여 RC 시간을 검출하는 회로의 회로도이다.
도 11은 RC 시간의 정보를 가지는 제어신호의 발생회로이다.
도 12는 도 10 및 도 11의 회로의 동작을 나타내는 타이밍도 이다.
도 10 의 RC 시간 검출 회로(900)는 그 구성이 로우 액티브 명령(RA)의 상승 에지 마다 반전되는 동작 결정 신호(OPDS)를 발생하는 토글 플립 플랍(910)을 구비하는 것과 지연 시간 정의부(950)의 출력을 비교하는 비교부(960)로서 낸드 게이트가 아닌 노아 게이트가 사용되는 점에서 도 3의 기준 클럭의 주기 인식 회로(300)와 차이가 있을 뿐이다. 따라서 구성에 대한 상세한 설명은 생략된다.
이하 도 10, 도 11 및 도 12를 참조하여 RC 시간 검출 회로(900)의 동작을 살펴본다.
RC 시간(tRC)은 로우 액티브 명령(RA)이 인에이블 되었다가 디스에이블 된 후 다시 로우 액티브 명령(RA)이 인에이블 될 때까지 걸리는 시간을 의미한다.
도 10의 RC 시간 검출 회로(900)는 로우 액티브 명령(RA)의 매 상승 에지 마다 RC 시간(tRC)을 검출하기 위하여 지연 시간 정의부(920, 950)와 비교부(930, 960) 및 제어부(940, 970)를 두 개씩 구비한다.
로우 액티브 명령(RA)의 매 상승 에지 마다 RC 시간(tRC)을 검출하기 위해서 토글 플립 플랍(910)은 로우 액티브 명령(RA)의 상승 에지 마다 반전되는 신호를 동작 결정 신호(OPDS)로서 발생한다.
동작 결정 신호(OPDS)의 상승 에지 에서 지연 시간 정의부(920)로 동작 결정 신호(OPDS)가 인가되고 비교부(930)에 의하여 제 1 비교 펄스 신호(COMP1)가 일정한 활성 구간을 가지며 발생된다. 그리고 동작 결정 신호(OPDS)의 다음 하강 에지 에서 제 1 비교 펄스 신호(COMP1)와 동작 결정 신호(OPDS)를 비교하여 래치한 신호가 제어부(940)로부터 제 1 동작 제어 신호(OPCON1)로서 발생된다. 도 12를 참조하면 동작 결정 신호(OPDS)가 제 1 비교 펄스 신호(COMP1)보다 짧은 것으로 나타나 있고 이 때 제 1 동작 제어 신호(OPCON1)는 하이 레벨로 발생된다.
동작 결정 신호(OPDS)의 하강 에지 에서 지연 시간 정의부(950)로 동작 결정 신호(OPDS)가 인가되고 비교부(960)에 의하여 제 2 비교 펄스 신호(COMP2)가 일정한 활성 구간을 가지며 발생된다. 그리고 동작 결정 신호(OPDS)의 다음 상승 에지 에서 제 2 비교 펄스 신호(COMP2)와 동작 결정 신호(OPDS)를 비교하여 래치한 신호가 제 2 동작 제어 신호(OPCON2)로서 발생된다. 도 12를 참조하면 동작 결정신호(OPDS)의 상승 에지에서 제 2 비교 펄스 신호(COMP2)가 로우 레벨이므로 이 때 제 2 동작 제어 신호(OPCON2)는 로우 레벨로 발생된다.
이와 같이 도 10의 RC 시간 검출 회로(900)는 로우 액티브 신호(RA)의 상승 에지 마다 즉, 동작 결정 신호(OPDS)의 상승 에지와 하강 에지마다 RC 시간(tRC)이 인식되므로 연속적인 RC 시간(tRC)을 인식할 수 있다.
도 11의 회로(980)는 동작 결정 신호(OPDS)의 상승 에지와 하강 에지 마다 제 1 동작 제어 신호(OPCON1)와 제 2 동작 제어 신호(OPCON2)를 번갈아 출력한다. 즉, 동작 결정 신호(OPDS)의 하강 에지 에서는 제 1 동작 제어 신호(OPCON1)가 제어 신호(TRC_S)로서 출력되고, 동작 결정 신호(OPDS)의 상승 에지 에서는 제 2 동작 제어 신호(OPCON2)가 제어 신호(TRC_S)로서 출력된다.
이러한 동작에 의해 결국 RA 시간(tRC)마다, 즉, 로우 액티브 명령(RA)의 매 상승 에지 마다 이전 단계의 RC 시간(tRC)에 관한 정보 즉, RC 시간(tRC)이 미리 정하여진 소정의 시간보다 긴지 짧은 지의 여부에 관한 정보를 가지는 제어 신호(TRC_S)가 발생된다.
이와 같은 제어 신호(TRC_S)는 반도체 메모리 장치의 내부 동작을 제어하기 위한 응용 회로에 이용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 동작 타이밍 제어 회로 및 제어 방법은 반도체 메모리 장치의 동작 타이밍 파라미터(AC TIMING PARAMETER)의 변화를 스스로 인식하고 동작 타이밍에 적합한 반도체 메모리 장치의 동작을 제어할 수 있는 장점이 있다.

Claims (32)

  1. 반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하기 위한 동작 타이밍 제어 회로에 있어서,
    소정의 연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다.)지연 신호를 발생하는 지연 시간 정의부 ;
    상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생하는 비교부 ; 및
    상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  2. 제 1항에 있어서, 상기 입력 신호는,
    반도체 메모리 장치의 클럭 신호 또는 명령인 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  3. 제 1 항에 있어서, 상기 지연 시간 정의부는,
    상기 입력 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 1 지연 신호를 발생하는 제 1 지연 소자 ;
    상기 제 1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 2 지연 신호를 발생하는 제 2 지연 소자 ; 및
    제 n-1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 n 지연 신호를 발생하는 제 n 지연 소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  4. 제 3항에 있어서, 상기 지연 소자들은,
    서로 다른 지연 시간을 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  5. 제 1항에 있어서, 상기 비교부는,
    상기 입력 신호 및 상기 대응하는 제 1 내지 제 n 지연 신호를 각각 수신하여 소정 시간의 활성 구간을 가지는 상기 제 1 내지 제 n 비교 펄스 신호를 각각 발생하는 제 1 내지 제 n 비교 수단들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  6. 제 5항에 있어서, 상기 제 1 내지 제 n 비교 펄스 신호는,
    활성 구간의 시간 간격이 각각 다른 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  7. 제 1항에 있어서, 상기 제어부는,
    상기 입력 신호 및 상기 대응하는 제 1 내지 제 n 비교 펄스 신호를 각각 수신하고, 상기 입력 신호의 활성 구간의 시간과 상기 대응하는 제 1 내지 제 n 비교 펄스 신호의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 상기 제 1 내지 제 n 동작 제어 신호를 각각 발생하는 제 1 내지 제 n 동작 제어부들을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  8. 제 7항에 있어서, 상기 제 1 및 제 n 동작 제어 신호는,
    그 논리 레벨에 따라 상기 입력 신호의 활성 구간이 대응하는 상기 제 1 내지 제 n 비교 펄스 신호의 활성 구간보다 길거나 또는 짧은지를 나타내는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  9. 제 1항에 있어서,
    상기 입력 신호 및 소정의 동작 활성 신호를 수신하고 상기 동작 타이밍 제어 회로의 활성 또는 비활성을 제어하기 위해 상기 입력 신호의 상기 지연 시간 정의부로의 전송 여부를 결정하는 동작 결정부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  10. 제 9항에 있어서, 상기 동작 활성 신호는,
    MRS(Mode Register Set)에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  11. 제 9항에 있어서, 상기 동작 결정부는,
    낸드 게이트인 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 회로.
  12. 반도체 메모리 장치의 동작 타이밍의 변화를 인식하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하기 위한 동작 타이밍 제어 방법에 있어서,
    (a) 소정의 연속적인 입력 신호를 수신하고, 상기 입력 신호를 각각 정해진 지연 시간만큼 지연시킨 제 1 내지 제 n (n은 자연수, 이하 같다)지연 신호를 발생하는 단계 ;
    (b) 상기 입력 신호 및 상기 제 1 내지 제 n 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 내지 제 n 비교 펄스 신호를 발생하는 단계 ; 및
    (c) 상기 입력 신호 및 상기 제 1 내지 제 n 비교 펄스 신호를 수신하고, 상기 입력 신호와 상기 제 1 내지 제 n 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치의 동작 타이밍을 제어하는 제 1 내지 제 n 동작 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  13. 제 12항에 있어서, 상기 입력 신호는,
    반도체 메모리 장치의 클럭 신호 또는 명령인 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법
  14. 제 12항에 있어서, 상기 입력 신호는,
    소정의 동작 활성 신호에 응답하여 인가 여부가 결정되는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법
  15. 제 14항에 있어서, 상기 동작 활성 신호는,
    MRS(Mode Register Set)에 의해 발생되는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  16. 제 12 항에 있어서, 상기 (a) 단계는,
    (a1) 상기 입력 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 1 지연 신호를 발생하는 단계 ;
    (a2) 상기 제 1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 2 지연 신호를 발생하는 단계 ; 및
    (a3) 제 n-1 지연 신호를 수신하여 일정한 지연 시간만큼 지연시켜 상기 제 n 지연 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  17. 제 16항에 있어서, 상기 제 1 내지 제 n 지연 신호들은,
    서로 다른 지연 시간을 가지는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  18. 제 12항에 있어서, 상기 제 1 내지 제 n 비교 펄스 신호는,
    활성 구간의 시간 간격이 각각 다른 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  19. 제 12항에 있어서, 상기 제 1 및 제 n 동작 제어 신호는,
    그 논리 레벨에 따라 상기 입력 신호의 활성 구간이 대응하는 상기 제 1 내지 제 n 비교 펄스 신호의 활성 구간보다 길거나 또는 짧은지를 나타내는 것을 특징으로 하는 반도체 메모리 장치의 동작 타이밍 제어 방법.
  20. 반도체 메모리 장치의 기준 클럭의 주기의 변화를 인식하여 상기 반도체 메모리 장치를 제어하기 위한 동작 제어 신호를 발생하는 기준 클럭의 주기 인식 회로에 있어서,
    소정의 연속적인 입력 신호 및 소정의 동작 활성 신호를 수신하고 소정의 제어부의 동작을 제어하기 위한 동작 결정 신호를 발생하는 동작 결정부 ;
    상기 입력 신호를 수신하고, 상기 입력 신호를 각각 일정한 지연 시간만큼 지연시킨 제 1 및 제 2 지연 신호를 발생하는 지연 시간 정의부 ;
    상기 입력 신호, 상기 제 1 및 제 2 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 제 1 및 제 2 비교 펄스 신호를 발생하는 비교부 ; 및
    상기 동작 결정 신호, 상기 제 1 및 제 2 비교 펄스 신호를 수신하고, 상기 동작 결정 신호와 상기 제 1 및 제 2 비교 펄스 신호를 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 1 및 제 2 동작 제어 신호를 발생하는 제어부를 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  21. 제 20항에 있어서, 상기 입력 신호는,
    기준 클럭인 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  22. 제 20항에 있어서, 상기 동작 결정부는,
    상기 동작 활성신호를 입력단으로 수신하고 상기 입력 신호를 클럭 입력단으로 수신하여 상기 동작 결정 신호를 출력단으로 출력하는 플립 플랍인 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  23. 제 20항에 있어서, 상기 지연 시간 정의부는,
    일정한 지연 시간을 가지며 직렬 연결되는 홀수 개의 지연 소자들을 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  24. 제 23항에 있어서,
    상기 제 1 지연 신호는 상기 입력 신호가 상기 직렬 연결되는 지연 소자들을 모두 통과하여 발생되는 신호이고,
    상기 제 2 지연 신호는 상기 입력 신호가 상기 직렬 연결되는 지연 소자들 중 일부의 홀수개의 지연 소자들을 통과하여 발생되는 신호인 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  25. 제 23항에 있어서, 상기 지연 소자들은,
    각각 서로 다른 지연 시간을 가지는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  26. 제 20항에 있어서, 상기 비교부는,
    상기 입력 신호 및 상기 대응하는 제 1 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 상기 제 1 비교 펄스 신호를 발생하는 제 1 비교 수단 ; 및
    상기 입력 신호 및 상기 대응하는 제 2 지연 신호를 수신하여 소정 시간의 활성 구간을 가지는 상기 제 2 비교 펄스 신호를 발생하는 제 2 비교 수단을 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  27. 제 26항에 있어서, 상기 제 1 및 제 2 비교 수단은,
    낸드 게이트인 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  28. 제 26항에 있어서, 상기 제 1 및 제 2 비교 펄스 신호는,
    활성 구간의 시간 간격이 각각 다른 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  29. 제 20항에 있어서, 상기 제어부는,
    상기 동작 결정 신호 및 상기 대응하는 제 1 비교 펄스 신호를 수신하고, 상기 동작 결정 신호의 활성 구간의 시간과 상기 제 1 비교 펄스 신호의 활성 구간의 시간을 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 1 동작 제어 신호를 발생하는 제 1 동작 제어부 ; 및
    상기 동작 결정 신호 및 상기 대응하는 제 2 비교 펄스 신호를 수신하고, 상기 동작 결정 신호의 활성 구간의 시간과 상기 제 2 비교 펄스 신호의 활성 구간의시간을 비교하여 상기 반도체 메모리 장치를 제어하는 상기 제 2 동작 제어 신호를 발생하는 제 2 동작 제어부를 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  30. 제 29항에 있어서, 상기 제 1 및 제 2 동작 제어 신호는,
    그 논리 레벨에 따라 상기 동작 결정 신호의 활성 구간이 대응하는 상기 제 1 또는 제 2 비교 펄스 신호의 활성 구간보다 길거나 또는 짧은지를 나타내는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
  31. 제 29항에 있어서, 상기 제 1 동작 제어부는,
    상기 동작 결정 신호를 수신하여 반전시키는 제 1 인버터 ;
    상기 동작 결정 신호 및 상기 제 1 인버터의 출력 신호에 응답하여 상기 제 1 비교 펄스 신호를 소정의 제 1 래치부로 전송하는 제 1 전송 게이트 ;
    상기 제 1 전송 게이트의 출력을 반전시키는 제 2 인버터 및 상기 제 2 인버터의 출력을 반전시켜 상기 제 2 인버터로 인가하는 제 3 인버터를 구비하는 상기 제 1 래치부 ;
    상기 동작 결정 신호 및 상기 제 1 인버터의 출력 신호에 응답하여 상기 제 1 래치부의 출력을 소정의 제 4 인버터로 전송하는 제 2 전송 게이트 ; 및
    상기 제 2 전송 게이트의 출력을 반전하여 상기 제 1 동작 제어 신호로서 발생하는 상기 제 4 인버터를 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식회로.
  32. 제 29항에 있어서, 상기 제 2 동작 제어부는,
    상기 동작 결정 신호를 수신하여 반전시키는 제 5 인버터 ;
    상기 동작 결정 신호 및 상기 제 5 인버터의 출력 신호에 응답하여 상기 제 2 비교 펄스 신호를 소정의 제 2 래치부로 전송하는 제 3 전송 게이트 ;
    상기 제 3 전송 게이트의 출력을 반전시키는 제 6 인버터 및 상기 제 6 인버터의 출력을 반전시켜 상기 제 6 인버터로 인가하는 제 7 인버터를 구비하는 상기 제 2 래치부 ;
    상기 동작 결정 신호 및 상기 제 5 인버터의 출력 신호에 응답하여 상기 제 2 래치부의 출력을 소정의 제 8 인버터로 전송하는 제 4 전송 게이트 ; 및
    상기 제 4 전송 게이트의 출력을 반전하여 상기 제 2 동작 제어 신호로서 발생하는 상기 제 8 인버터를 구비하는 것을 특징으로 하는 기준 클럭의 주기 인식 회로.
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